Зайцев А.П. Общая электротехника и электроника. Учебное пособие: Часть II
Подождите немного. Документ загружается.
141
1 Лог.
0Лог.
Таблица 9.9
Входы C B A F
D0 0 0 0 0
D1 0 0 1 1
D2 0 1 0 1
D3 0 0 1 0
D4 1 0 0 1
D5 1 0 1 1
D6 1 1 0 0
D7 1 1 1 1
На рис. 9.37 приведена схема включения мультиплексора, реали-
зующего заданную функцию
.
Рис. 9.37
Согласно табл. 9.9, на входы мультиплексора, адреса которых соответ-
ствуют комбинациям значений входных переменных А, В и С, необходимо
подать сигналы со значениями, равными значению функции для данной
комбинаций переменных. С этой целью входы D1, D2, D4, D5, D7 подклю-
чены к источнику питания с напряжением уровня логической единицы, а
входы D0, D3, и D6 заземлены.
В общем случае при наличии разрешающего сигнала уравнение (9.6)
принимает вид:
(9.8)
D7.ABCD6ABCD5ABCD4ABC
D3ABCD2ABCD1ABCD0ABCYF
⋅
⋅
⋅
+
⋅
⋅
⋅
+
⋅
⋅
⋅+
⋅
⋅⋅+
+⋅⋅⋅+⋅⋅⋅+⋅⋅⋅+⋅⋅⋅==
142
При Di = 1 функция (9.8) превращается в ДНФ-функцию «логическая
константа 1», т.е.
(9.9)
где знак «
∼» означает, что переменная может иметь как прямое, так и ин-
версное значение, а знак \/ - знак конъюнкции.
Каждый член логической функции (9.9) – конституента булевых функ-
ций трех переменных. Если Di = 0, то соответствующая конституента бу-
дет отсутствовать.
Для инверсного выхода мультиплексора можно записать:
(9.10)
Приведенные соотношения (9.9) и (9.10) определяют следующий поря-
док синтеза комбинационных логических устройств на мультиплексорах.
1.
Найти ДСНФ реализуемой функции или задать ее в матричной форме.
2.
Определить подмножество i номеров конституент ДСНФ реализуе-
мой функции.
3.
Осуществить коммутацию соответствующих информационных вхо-
дов к шинам «логический 0» и «логическая 1».
9.7 СУММАТОРЫ
Арифметические сумматоры составляют основу арифметико-логичес-
ких устройств (АЛУ) микропроцессоров. Они применяются также для
формирования физического адреса ячеек памяти в микропроцессорах с
сегментной организацией памяти. Сумматоры – устройства, осуществ-
ляющие основную арифметическую операцию – суммирование чисел в
двоичном коде. Простейший случай – суммирование двух одноразряд-
ных чисел: 0+0=0, 1+0=1, 0+1=1, 1+1=10. В последнем случае выходное
число 10 оказалось двоичным двухразрядным. Появившаяся в старшем
разряде суммы единица называется единицей переноса.
Таблица состояний (табл. 9.10) соответствует суммированию в млад-
шем разряде единиц. Нетрудно видеть, что схема суммирования в разряде
единиц в соответствии с таблицей состояний может быть реализована на
элементах «исключающее ИЛИ» и «И» (рис. 9.38,
а).
Схема «исключающее ИЛИ» соответствует результату суммы S, а схе-
ма «И» – результату переноса единицы С0 в старший разряд. Такая схема
называется полусумматором.
Полный сумматор должен иметь вход для приема сигнала переноса
С1. Схема полного сумматора двух одноразрядных слов показана
на
рис. 9.39, а, а таблица его состояний представлена таблицей 9.11.
,A
~
B
~
C
~
/\F
7
0i
⋅⋅=
=
.A
~
B
~
C
~
/\F
7
0i
⋅⋅=
=
143
Таблица 9.10
Слагаемое Результат
А В Сумма S Перенос
С
0
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
Рис. 9.38
Одноразрядный полный сумматор можно представить в виде двух по-
лусумматоров и элемента ИЛИ, на выходе которого формируется сигнал
переноса полного сумматора. Полные сумматоры применяются для по-
строения многоразрядных параллельных и последовательных сумматоров.
Таблица 9.11
Слагаемое Результат
C1 А В Сумма
S
Перенос
С0
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
а
б
а)
б)
144
Булевы выражения для полного сумматора:
(9.11)
Полные сумматоры многоразрядных чисел составляются из однораз-
рядных и могут складывать многоразрядные числа двумя способами: па-
раллельным и последовательным.
Рис. 9.39
На рис. 9.40 показана структура 4-разрядного параллельного сумматора.
Два 4-разрядных числа А и В суммируются поразрядно: разряд АО с раз-
рядом ВО, разряд А1 с В1 и т.д. В каждом элементарном сумматоре по-
лучаются парциальные суммы S0...S3 и сигналы внутреннего переноса
С0, которые последовательно поступают на вход переноса С1 более стар-
шего разряда сумматора. Пятый выходной провод содержит сигнал пере-
носа С0, который образует пятый разряд.
Рис. 9.40
Данное устройство может быть любой длины, однако суммирование
будет закончено лишь тогда, когда истечет время распространения сиг-
а
б
.B)(AC1BAC0 C1;BAS
⊕
⋅
+
⋅
=
⊕⊕=
а)
б)
145
налов переноса С0 через всю цепочку одноразрядных сумматоров. Боль-
шое время распространения сигнала ограничивает применение парал-
лельных сумматоров.
Параллельные безрегистровые сумматоры обеспечивают наибольшую
скорость суммирования, если снабжены схемой ускоренного переноса
СУП. В результате действия СУП разряд С0 появляется на выходе одно-
временно с разрядами суммы S.
Для фиксации данных на входах и выходах сумматоров обычно исполь-
зуют различные дополнительные регистры.
В вычислительной технике применение принципа универсальности уз-
лов позволяет упростить вычислительное устройство в целом, повысить
его надежность и технологичность. С этой целью сумматору можно при-
дать свойство универсальности, применив его и для вычитания двоичных
чисел, если их представить в форме дополнения до 2.
Метод представления чисел в форме дополнения до 2, или в дополни-
тельном коде, широко используется в микропроцессорах. До сих пор мы
считали все числа положительными. Однако микропроцессоры должны
обрабатывать и отрицательные числа. Используя дополнительный код
числа, можно задать как знак числа, так и его абсолютную величину.
Для простоты будем считать, что в нашем распоряжении имеется
4-разрядный процессор, который обрабатывает данные группами по 4 бита
в каждой. Самый старший разряд 4-разрядной двоичной комбинации отво-
дится под знак числа. Нуль в знаковом разряде соответствует положитель-
ному числу, единица – отрицательному.
В табл. 9.12 представлен 4-разрядный дополнительный код всех чисел
от +7 до –8. Для положительных чисел дополнительный код и обычное
двоичное представление числа совпадают.
Таблица 9.12
Десятичное
число
со знаком
4-разрядный
дополнительный
код
Десятичное
число
со знаком
4-разрядный
дополнительный
код
+7
+6
+5
+4
+3
+2
+1
0
0111
0110
0101
0100
0011
0010
0001
0000
-1
-2
-3
-4
-5
-6
-7
-8
1111
1110
1101
1100
1011
1010
1001
1000
146
Чтобы получить дополнительный код отрицательного числа, необходи-
мо сначала сформировать дополнение этого числа до 1 (проинвертировать)
и затем прибавить 1.
Приведем пример получения дополнительного кода отрицательного
числа -5.
1.
Десятичное число 5 преобразуется к его двоичному эквиваленту – 0101.
2.
Находится дополнение полученного двоичного числа до 1 путем за-
мены всех единиц на нули и всех нулей на единицы. В результате 0101 пре-
вращается в 1010.
3.
К полученному дополнению до 1 прибавляется 1 путем обычного
двоичного сложения. В данном примере 1010+1=1011. Результат 1011 и
есть дополнительный код числа -5.
Чтобы перейти от дополнительного кода к двоичному числу, по кото-
рому можно восстановить исходное десятичное число, необходимо обрат-
ное преобразование выполнить следующим образом.
1.
Образуется дополнение до 1 для исходного дополнительного кода
путем замены всех нулей на единицы и всех единиц на нули. В нашем
примере 1011 преобразуется в 0100.
2.
К полученному результату прибавляется 1 путем обычного двоич-
ного сложения. В нашем примере: 0100+1=0101. Поскольку в самом стар-
шем разряде дополнительного кода числа стоит 1, то соответствующее де-
сятичное число 5 следует воспринимать как отрицательное.
Следует отметить, что в случае переполнения разрядной сетки при
сложении двоичных чисел в дополнительном коде старший разряд отбра-
сывается. Например, складывая числа в дополнительном коде 1111 (деся-
тичное число –1) и 1110 (десятичное число -2), получим число 11101. Са-
мый старший разряд полученной 5-разрядной комбинации отбрасывается.
В результате остается дополнительный код суммы 1101 (десятичное число
-3).
Представление чисел в дополнительном коде удобно использовать и
при вычитании чисел со знаком. Пример: (+7)-(+3) =+4. Вычитаемое (в
данном случае 3) представляется в дополнительном коде как отрицатель-
ное число 1101. Затем 0111 (десятичное число +7) прибавляется к 1101 и
получаем 10100. Самый старший разряд этой 5-разрядной комбинации от-
брасывается. В результате остается дополнительный код разности (0100),
т.е. код десятичного числа +4.
Несколько примеров на сложение и вычитание чисел в дополнитель-
ном коде:
(+4) 0 1 0 0
+ (+3) + 0 0 1 1
+7 0 1 1 1 Дополнительный код суммы
147
(-1) 1 1 1 1
+ (-2) + 1 1 1 0
- 3 [1] 1 1 0 1 Дополнительный код суммы
Отбрасывается
(+7) 0 1 1 1
- (+3) + 1 1 0 1
+4 [1] 0 1 0 0 Дополнительный код разности
Отбрасывается
Широкое использование метода представления чисел в дополнитель-
ном коде связано с простотой выполнения операций сложения и вычита-
ния чисел со знаком в этом представлении.
Для пояснения принципа работы вычитающего устройства рассмотрим
еще один пример вычитания из числа А числа В при конкретных значени-
ях чисел:
A 1 0 1 0 A 1 0 1 0
- +
B 0 1 1 0 1 0 0 1 инверсия В
1 0 0 1 0 0 1 1
+ 1 циклический перенос
1 0 0
Сначала двоичное вычитаемое В записывается в инверсном виде и
затем складывается с уменьшаемым числом А. Далее последний перенос
влево мы как бы продолжаем по круговой траектории и завершаем его в
разряде единиц. Такой перенос называется циклическим.
На рис.9.41 соответственно рассмотренному примеру приведена схема
вычитателя на базе сумматора. Веса разрядов указаны над каждым из пол-
ных сумматоров.
Инверсию числа В осуществляют инверторы на входах В сумматоров.
На рис. 9.42 приведена схема универсального устройства, работающего
как в режиме суммирования, так и в режиме вычитания в зависимости от
значения управляющего сигнала. Режим задается по управляющему входу
B
148
Рис. 9.41
«Regim». Сигнал «1» на этом входе задает режим вычитания, а сигнал «0» –
режим сложения.
Логические элементы «исключающее ИЛИ» осуществляют инверсию
сигналов, если на один из входов постоянно подать 1, а на другой – ин-
формационный сигнал. При логическом нуле на одном из входов элемент
по другому входу сигналы не инвертирует (является повторителем).
Логическая 1 на управляющем входе «Regim» «открывает» элемент 1
(схема И, замыкающая цепь циклического переноса), инвертирует сигнал
В и «закрывает» элемент 2. Логический 0 разрывает цепь переноса, устра-
няет инверсию сигнала В и «открывает» элемент 2 (выход суммы S4 в пя-
том разряде).
Рис. 9.42
149
Последовательный двоичный сумматор (рис. 9.43) содержит три мно-
горазрядных сдвигающих регистра: регистры слагаемых RGa, RGb и ре-
гистр суммы RGs (в общем случае эти регистры должны быть последова-
тельно-параллельными).
Рис. 9.43
Суммируемые слова загружаются в регистры RGa и RGb. Со скоро-
стью один такт – один разряд происходит суммирование, т.е. заполнение
регистра суммы RGs. Сигнал переноса С0 в каждом такте подается на вход
триггера D, осуществляющего его задержку на один такт. На втором так-
товом импульсе складываются значения разряда двоек и перенос, посту-
пающий на вход С1 от триггера-задержки. Предыдущая сумма S0 сдвига-
ется вправо, а S1 вводится в регистр суммы и т.д. После n+1 тактовых
импульсов в регистре будет число Sn S(n-1) ... S0, где Si, i=0...n – пораз-
рядные суммы.
Если необходимо, чтобы переменные числа В прибавлялись к посто-
янному числу A, то в регистре числа А надо организовать режим рецирку-
ляции. Тогда с каждым тактовым импульсом слагаемое А поразрядно бу-
дет перезагружаться снова в этот же регистр по круговой траектории.
Накапливающие сумматоры реализует функцию S:=S + А и состоят
чаще всего из комбинационного сумматора и регистра (рис. 9.44).
К содержимому сумматора, имеющего память (регистр), добавляется
очередное слагаемое, и результат остается в памяти, замещая собой старое
содержимое. Очистка регистра осуществляется сигналом Del.
Накапливающие сумматоры называют аккумуляторами.
150
Рис. 9.44
9.8 УСТРОЙСТВА ДВОИЧНОГО УМНОЖЕНИЯ
Умножение – это многократно повторенная операция сложения. Но
этот тип умножения не нашел широкого распространения из-за малого бы-
стродействия. Практически используемым способом умножения является
способ сложений со сдвигами (способ сдвига и сложения).
Пример на умножение двоичных чисел:
Строка 1
→ 1 1 1 → множимое
×
Строка 2
→ 1 0 1 → множитель
Строка 3
→ 1 1 1 → первое частичное произведение
Строка 4
→ 0 0 0 → второе частичное произведение
Строка 5
→ 0 1 1 1 → промежуточное произведение
(строка 3 + строка 4)
Строка 6
→ 1 1 1 → третье частичное произведение
Строка 7
→ 1 0 0 0 1 1 → произведение (строка 5 +строка 6).