Механов, В.Б. Особенности архитектуры универсальных микропроцессоров

Подождите немного. Документ загружается.

Пассивный режим. Взаимодействие процессоров начина-

ется по сигналу RESET, длительность которого должна быть не

менее четырех тактов CLK. Через несколько тактов ЦП произ-

водит выборку команд из памяти, начиная с адреса FFFF0h, а

сопроцессор следит за его работой, находясь в пассивном режи-

ме. Выбирать команды из памяти может только ЦП, но сопро-

цессор также получает все команды, записывая их в очередь из

байтов команд, идентичную очереди ЦП, и контролирует вы-

полнение команд центральным процессором. В этом режиме вы-

воды S2–S0, A19/S6–А16/S3 и AD15–AD0 используются как

входы. Как только в потоке команд появляется команда ЕSC,

AСП начинает переходить из пассивного режима в активный.

Активный режим. Для перехода в активный режим со-

процессор должен установить момент начала выполнения дей-

ствий, определенных командой ЕSC. Для этого он начинает ана-

лизировать код состояния очереди команд ЦП по линиям

QS1,

QS0. Как только

появляется код QS1QS0 = 01, соответствующий

первому байту команды, и этот байт содержит код ЕSC = 11011,

сопроцессор переходит и активный режим.

Если команда ЕSC содержит указание о том, что операнд-

источник размещен в памяти, то ЦП формирует адрес операнда

и считывает слово данных. При этом АСП перехватывает 20-би-

товый адрес операнда, записывая его в регистр ЕР, и слово дан-

ных, записывая его в очередь из байтов операндов. При длине

операнда более одного слова сопроцессор получает остальные

слова самостоятельно, дополнительно запрашивая шину.

Если определенный в команде ЕSC адрес является адресом

приемника, сопроцессор, перехватив этот адрес в регистр ЕP,

игнорирует считанное ЦП слово данных, а позднее, выполнив

команду, записывает результат по перехваченному адресу.

В любом случае, перейдя в активный режим, сопроцессор

выдает сигнал занятости BUSY = 1 на вход TЕST ЦП. С этого

момента оба процессора осуществляют параллельную paботу.

Сопроцессор выполняет действия, определенные командой ESС,

а ЦП продолжает выполнение программы. При этом шиной

управляет ЦП, и каждый раз, когда сопроцессору требуется об-

ратиться к памяти, он должен запрашивать шину по одной из

линий RQ/GT.

3.6. Специальные случаи использования

арифметического сопроцессора

Арифметический сопроцессор предназначен для математи-

ческой обработки чисел, представленных в одном из разрешен-

ных форматов. Однако в результате вычислений на некоторых

промежуточных этапах могут сформироваться результаты, коды

которых не могут обрабатываться с помощью «стандартной»

двоичной арифметики. В этих случаях решения получаются

алгоритмически путем использования некоторых соглашений.

К таким случаям относятся действия сопроцессора над денорма-

лизованными и ненормализованными числами, кодами нулей,

 и NAN.

Денормализованные числа возникают в результате вы-

числений, приводящих к исключительной ситуации антипере-

полнения (UЕ = l), когда она замаскирована (UM = 1). Антипе-

реполнение происходит, если порядок результата настолько мал,

что не может быть представлен в нужном формате. Например,

значение порядка –130 вызывает антипереполнение, когда ре-

зультат должен быть представлен в формате КВ, поскольку наи-

меньший представимый порядок равен –126. Конечно, это зна-

чение порядка не вызывает антипереполнения при формате ре-

зультата DB или ВВ. так как их наименьшие представимые по-

рядки равны –1023 и –16383 соответственно.

Незамаскированная реакция АСП 8087 на антипереполне-

ние выражается в прекращении дальнейших вычислений и вы-

даче запроса прерывания, если результат должен быть записан

в память. Если приемником результата является регистр, со-

процессор прибавляет к истинному значению порядка константу

24576, записывает результат и выдает запрос прерывания. Эта

константа возвращает значение экспоненты в представимый

формат ВВ и при дальнейшей обработке прерывания ее следует

вычесть для получения истинного значения порядка.

Маскирование антипереполнения позволяет продолжать

вычисления, не обращая внимания на денормализованные чис-

ла. Часто в процессе дальнейших вычислений получается нор-

мализованный результат. Чтобы убедиться в этом, достаточно

после завершения вычислений проанализировать флаг IE. Если

IE = 0, то конечный результат правильный.

Ненормализованные числа образуются из денормализо-

ванных чисел и также возникают при замаскированном антипе-

реполнении. Ненормализованные числа существуют только

в формате ВВ, они могут иметь порядок, схожий с порядком

нормализованных чисел, но отличаются от них тем, что первая

цифра их мантиссы всегда равна «0».

С ненормализованными числами сопроцессор оперирует,

как с нормализованными, причем в процессе вычислений ре-

зультат может нормализоваться. Например, при сложении не-

нормализованного числа с большим нормализованным числом

результат будет нормализованным.

Рядом особенностей обладают действия сопроцессора над

числами, представленными кодами нулей. Форматы целых чисел

содержат код +0, в то время как форматы вещественных и дво-

ично-десятичных чисел включают коды +0 и –0. Только один

формат ВВ включает специальный класс значений, которые

можно назвать псевдонулями. Это такие ненормализованные

числа, мантисса которых содержит все нули, а порядок ненуле-

вой (обычные нули имеют нулевой порядок). Никакой псевдо-

нуль не может иметь порядок, состоящий из всех единиц, так

как он зарезервирован для NAN. Псевдонулевой результат мо-

жет быть получен в тех случаях, когда два ненормализованных

операнда, имеющие в сумме более чем 64 старших нулевых би-

та, перемножаются.

Псевдонулевые операнды обрабатываются как обычные

ненормализованные операнды, за исключением случаев выпол-

нения ряда команд.

Когда в качестве операндов выступают коды ±, результа-

ты действий сопроцессора в ряде случаев зависят от режима ра-

боты сопроцессора (проективный или аффинный).

Действия сопроцессора над кодами NAN, обозначающими

«не числа», приводят к установке флага недействительной опе-

рации IE = 1 и запросу прерывания. В тех случаях, когда эта ис-

ключительная ситуация замаскирована, любая операция с опе-

рандом NAN дает в качестве результата тот же код NAN. Дру-

гими словами, код NAN, используемый как исходный операнд,

не применяется в процессе вычислений и является результатом

(исключение составляют команды трансцендентных операций,

которые не анализируют свои операнды, и NAN дает неопреде-

ленный результат). Размаскировав недействительные операции

(IМ = 0), программист может использовать коды NAN для вызо-

ва подпрограммы обработчика прерывания по IЕ = 1.

4. 32-разрядные микропроцессоры

семейства х86 (третьего

и четвертого поколения)

4.1. Общая характеристика

Первым МП с 32-разрядной сеткой в семействе Intel был

процессор 80386, затем появился МП 80486. Эти процессоры

вобрали все свойства 16-разрядных МП семейства для обеспе-

чения программной совместимости с разработанным ранее про-

граммным обеспечением. Помимо увеличения длины разрядной

сетки, эти МП имеют ряд свойств, отсутствующих в более ран-

них моделях. Сюда можно отнести следующие:

1) Преодолено жесткое ограничение на длину непрерывно-

го сегмента памяти в 64 Кб. В защищенном режиме эта величи-

на равна 4 Гб – пределу физически адресуемой памяти.

2) Реализована поддержка виртуальной памяти размером

до 64 Тб.

3) Реализован встроенный блок управления памятью, под-

держивающего механизмы сегментации и страничной трансля-

ции адресов.

4) Обеспечена четырехуровневая система защиты памяти и

ввода-вывода, встроенный механизм переключения задач.

5) Реализована поддержка расширенной системы команд.

6) Обеспечена возможность работы в двух режимах:

– в режиме реальной адресации (реальный режим), полно-

стью совместимом с 8086, в котором возможна адресация к фи-

зической памяти размером до 1 МБ;

– в защищенном режиме виртуальной адресации (защи-

щенный режим), в котором процессор позволяет адресовать до

4 Гб физической памяти, при этом каждая задача виртуально

может адресоваться к памяти до 16 Тб. В защищенном режиме

возможно выполнение задач в подрежиме виртуального процес-

сора 8086 (виртуальный режим).

7) Процессоры могут оперировать с 8-, 16- и 32-битными

операндами, строками байт, слов и двойных слов, а также с би-

тами, битовыми полями и строками бит, что в предыдущих

моделях сделать было невозможно.

8) В архитектуру процессоров введены средства отладки и

тестирования.

Рассмотрим особенности 32-разрядных микропроцессоров

на примере Intel 80486.

4.2. Структура и функционирование

МП Intel 80486

4.2.1. Общая организация и работа

В состав процессора 80486 входят девять внутренних

функциональных устройств, которые работают параллельно.

Внутренняя архитектура процессора приведена на рис. 4.1.

Сравнительно автономными внутренними устройствами процес-

сора 80486 являются:

– устройство шинного интерфейса, или просто шинный ин-

терфейс;

– внутренняя кэш-память;

– устройство опережающей выборки (предвыборки) ко-

манд;

– двухступенчатый дешифратор команд;

– устройство управления;

– целочисленное устройство;

– устройство с плавающей точкой;

– устройство сегментации;

– устройство страничного преобразования адреса.

Внутренняя архитектура процессора 80486 очень похожа

на архитектуру процессора 80386 с той разницей, что в структу-

ру кристалла введены внутренняя кэш-память и устройство с

плавающей точкой взамен арифметического сопроцессора.

Работа происходит следующим образом. Сигналы внеш-

ней 32-битной шины процессора подаются во внутренние уст-

ройства через шинный интерфейс. На внутренней стороне шин-

ный интерфейс и кэш-память передают адреса по 32-битной

двунаправленной шине. Данные передаются из кэш-памяти в

шинный интерфейс по 32-битной шине данных. Тесно связан-

ные кэш-память и устройство предвыборки одновременно вос-

принимают выбранные с опережением команды из шинного ин-

терфейса по разделенной 32-битной шине данных, которую кэш-

память использует также для получения операндов. Находящие-

ся в кэш-памяти команды доступны устройству предвыборки,

которое имеет 32-байтную очередь команд, ожидающих выпол-

нения.

Рис. 4.1. Укрупненная структурная схема 32-разрядного

микропроцессора (на примере Intel 80486)

Когда внутренние запросы данных или команд можно

удовлетворить из кэш-памяти, сравнительно медленные циклы

внешней шины процессора не выполняются. Шинный интер-

фейс привлекается, если операция требует обращения к шине

процессора.

Дешифратор команд преобразует команды в управляющие

сигналы низкого уровня и точки входа в микрокод (микропро-

граммы). Устройство управления выполняет микрокод и управ-

ляет целочисленным устройством, устройством с плавающей

точкой и устройством сегментации. Результаты вычислений по-

мещаются во внутренние регистры целочисленного устройства и

устройства с плавающей точкой или в кэш-память. Кэш-память

разделяет две 32-битные шины данных с устройством сегмента-

ции, целочисленным устройством и устройством с плавающей

точкой. Эти две шины можно использовать совместно как

64-битную шину для передач между устройствами. Когда

64-битные дескрипторы сегментов передаются из кэш-памяти в

устройство сегментации, 32 бита прямо передаются по одной

шине данных, а другие 32 бита передаются через целочисленное

устройство, поэтому все 64 бита достигают устройства сегмен-

тации одновременно.

Формирование адреса производят устройства сегментации

и страничного преобразования. Логические адреса преобразуют-

ся устройством сегментации в линейные адреса, которые пере-

даются в устройство страничного преобразования и кэш-память

по 32-битной шине линейного адреса. Устройство страничного

преобразования превращает линейные адреса в физические, ко-

торые направляются в кэш-память по 20-битной шине.

Не все команды требуют при своем выполнении участия

всех внутренних устройств. Когда же команда требует участия

нескольких устройств, каждое из них может обрабатывать па-

раллельно другие команды на различных этапах выполнения.

Несмотря на то, что каждая команда обрабатывается последова-

тельно, в процессоре в различной стадии выполнения всегда на-

ходятся несколько команд. Одновременно выполняются опера-

ции, связанные с предвыборкой команд, дешифрированием ко-

манд, выполнением микрокода, а также целочисленные опера-

ции, операции с плавающей точкой, сегментации, страничного

преобразования, управления кэш-памятью и шинного интерфей-

са. На рис. 4.2 показан эффект параллелизма для одной коман-

ды. Каждый элемент в этом конвейере реализует свою функцию

за один такт синхронизации. Внутренняя конвейеризация позво-

ляет загрузить данные из кэш-памяти одной командой и исполь-

зовать следующей командой уже в очередном такте синхрониза-

ции. Это объясняется наличием первой ступени дешифрирова-

ния, которая инициирует обращение к памяти до собственно

выполнения. Так как в большинстве компиляторов и приклад-

ных программ после команды загрузки находятся команды, опе-

рирующие загруженными данными, подобный прием оптимизи-

рует выполнение имеющихся программ.

Рис. 4.2. Конвейеризация команд

Однако в этом методе пришлось пойти на компромисс: по-

следовательность команд, которая изменяет содержимое регист-

ра, а затем использует этот регистр для обращения к памяти,

длится три такта вместо двух. Но этот компромисс оказывается

незначительным недостатком, так как большинство команд с

обращением к памяти используют «устойчивое» содержимое

указателя стека или указателя кадра, поэтому дополнительный

такт требуется редко. Компиляторы часто вводят «буферную»

команду между командой, которая изменяет регистр адреса, и

командой, которая использует этот регистр.

4.2.2. Шинный интерфейс

Это устройство учитывает приоритеты обращений к шине

и координирует передачи данных, осуществляет предвыборку

команд и выполняет функции согласования действий между

внутренними устройствами процессора и внешней системой. На

внутренней стороне это устройство взаимодействует с кэш-

памятью и устройством предвыборки по трем 32-битным ши-

нам. На внешней стороне шинный интерфейс формирует сигна-

лы шины процессора. За исключением сигналов определения

цикла, все циклы внешней шины (считывание из памяти, пред-

выборки команд, заполнения строк кэш-памяти и др.) выглядят

для внешних схем обычными циклами процессора, причем все

циклы имеют одинаковую временную диаграмму. В составе

шинного интерфейса имеются следующие компоненты:

1) драйверы адреса для формирования сигналов адреса и

сигналов разрешения байт. Старшие 28 сигналов адреса являют-

ся двунаправленными, позволяя внешней схеме передать в про-

цессор адрес строки кэш-памяти, содержимое которой объявля-

ется недостоверным;

2) приемопередатчики шины данных, предназначенные для

управления двунаправленными сигналами данных шины про-

цессора;

3) схемы для управления (по тактам синхронизации) раз-

мером шины данных. Можно задать три размера внешней шины

данных: 32, 16 и 8 бит.

4) буферы записи, обеспечивающие буферирование до че-

тырех запросов записи, что позволяет продолжать многие внут-

ренние операции, не ожидая окончания циклов записи на шине

процессора;

5) схемы формирования циклов шины и управления ши-

ной, которые реализуют большой набор циклов шины и управ-