Механов, В.Б. Особенности архитектуры универсальных микропроцессоров

Подождите немного. Документ загружается.

ляющих функций, включая пакетные передачи, непакетные пе-

редачи (одно- и многотактные), арбитраж шины (запрос шины,

захват шины, подтверждение захвата шины, блокировка шины,

псевдоблокировка шины и отступление шины). Два программ-

но-управляемых выхода обеспечивают кэширование страниц по

тактам. Предусмотрены один вход и один выход для управления

пакетными считываниями;

6) схемы формирования и контроля паритета (четности), с

помощью которых бит паритета формируется при записи и кон-

тролируется при считывании. Сигнал ошибки фиксирует ошиб-

ку паритета при считывании;

7) схемы управления кэш-памятью поддерживают опера-

ции управления и согласования кэш-памяти. Три входа позво-

ляют внешней системе управлять согласованностью данных,

хранимых во внутренней кэш-памяти. Два специальных цикла

шины предоставляют процессору возможность управлять согла-

сованностью внешней кэш-памяти.

В ходе предвыборки команд шинный интерфейс считывает

команды с шины процессора и передает их в устройство пред-

выборки команд и кэш-память. Устройство предвыборки команд

после этого может получать команды непосредственно из кэш-

памяти.

Шинный интерфейс имеет временные регистры для буфе-

рирования до четырех 32-битных передач записи в память.

Можно буферировать адреса, данные или управляющую инфор-

мацию. После буферирования запроса записи внутреннее уст-

ройство, сформировавшее запрос, освобождается для продолже-

ния обработки. Если не ожидается запрос с более высоким при-

оритетом и шина свободна, на шине процессора сразу же ини-

циируется цикл записи. Когда заполнены все четыре буфера за-

писи, все последующие передачи записи ожидают в процессоре

освобождения буфера записи.

Шинный интерфейс может пропускать ожидающие запро-

сы считывания вперед буферированных записей. Объясняется

это тем, что ожидающие считывания могут задержать работу

внутреннего устройства, а ожидающие записи не оказывают за-

метного воздействия на скорость обработки. Записи передаются

на шину процессора в том же порядке, в котором они были по-

лучены от внутренних устройств («первый пришел – первый

ушел»). Однако сформированный впоследствии запрос считы-

вания (данных или команды) может быть пропущен раньше бу-

ферированных записей. Для защиты от считывания неверных

данных пропускание считываний раньше буферированных запи-

сей разрешается, если только все буферированные записи при-

вели

к попаданию в кэш-памяти. Так как внешнее считывание фор-

мируется только при промахе в кэш-памяти, любое считывание

на внешней шине с рассмотренным средством защиты никогда

не приведет к считыванию из той ячейки, в которую будет про-

изводиться буферированная запись. Для конкретного набора

буферированных записей такое «пропускание вне очереди»

можно произвести только один раз, так как возвращаемые при

считывании данные могут заменить данные, готовые к записи из

буферов записи. Чтобы для конкретного набора буферирован-

ных записей «пропускание вне очереди» происходило не более

одного раза, все буферированные записи при пропускании впе-

ред запроса считывания отмечаются как промахи в кэш-памяти.

Отмеченные таким образом буферированные записи передаются

на шину процессора ранее следующего запроса считывания. При

объявлении данных во внутренней кэш-памяти недостоверными

все ожидающие запросы также отмечаются как промахи в кэш-

памяти. Запрещение кэш-памяти запрещает и буферы записи,

что устраняет возможность изменения порядка циклов шины.

Для поддержания целостности данных накладываются не-

которые ограничения на передачи к ячейкам ввода-вывода:

– считывания ввода-вывода никогда не кэшируются (со-

стояние устройств может меняться асинхронно по отношению

к процессору);

– считывания ввода-вывода никогда не производятся рань-

ше буферированных записей в память. Благодаря этому процес-

сор закончит модификацию всех ячеек памяти до считывания

состояния из устройства (если при операции ввода-вывода по-

требуется обработка прерывания, то данные могут потеряться);

– одиночные записи ввода-вывода никогда не буферируются.

Следовательно, при выполнении команды OUT внутренние

операции прекращаются до завершения на шине процессора

всех буферированных записей и записи ввода-вывода. При этом

внешней схеме отводится время сформировать цикл недосто-

верности кэш-памяти или замаскировать прерывания до выпол-

нения процессором следующей команды. Процессор закончит

модификацию всех ячеек памяти перед записью в ячейку ввода-

вывода. Повторяющиеся команды ОUТ можно буферировать,

так как

в этом случае состояние внешних устройств не изменяется.

4.2.3. Внутренняя кэш-память

Кэш-память хранит копии последних считанных команд,

операндов и других данных. Когда процессор запрашивает ин-

формацию, уже находящуюся в кэш-памяти (попадание), цикл

шины не нужен. Когда же процессор запрашивает информацию,

отсутствующую в кэш-памяти (промах), информация считыва-

ется в кэш-память за одну или несколько 16-байтных кэшируе-

мых передач данных, называемых заполнением строки кэш-

памяти. Если формируется запрос записи в область, находящую-

ся в кэш-памяти, выполняются два действия: обновляется кэш-

память и записываемые данные передаются в основную память.

Эти действия называются сквозной записью. Кэш-память имеет

четырехнаправленную (или четырехканальную) ассоциативную

по множеству организацию. Для хранения данных из конкрет-

ной области памяти в кэш-памяти есть четыре места.

Четырехнаправленная ассоциативность является компро-

миссом между быстродействием кэш-памяти с прямым отобра-

жением при попаданиях и большим коэффициентом попаданий

полностью ассоциативной кэш-памяти. Как показано на рис. 4.3,

блок данных в 8 Кб разделен по четырем направлениям, каждое

из которых имеет 128 16-байтных множеств или строк кэш-

памяти. Строка кэш-памяти содержит данные из 16 соседних

байтных адресов в памяти, начиная с адреса, кратного 16. Адре-

сация кэш-памяти осуществляется путем разделения старших

28 бит физического адреса на три части (см. рис. 4.3). Семь бит

поля индекса определяют номер множества из 128 множеств,

имеющихся в кэш-памяти. Старшие 21 бит являются полем тэга

(признака), эти биты сравниваются с тэгами каждой строки в

индексированном множестве и показывают, хранится ли 16-

байтная строка кэш-памяти по данному физическому адресу.

Младшие четыре бита физического адреса выбирают байт внут-

ри строки кэш-памяти.

Находящееся в блоке достоверности/LRU (Least Recently

Used – наиболее давно используемый) 4-битное поле достовер-

ности показывает, являются ли в данный момент кэшированные

данные по имеющемуся физическому адресу достоверными. Ко-

гда при считывании возникает промах, в кэш-память записыва-

ется 16-байтный блок, содержащий запрошенную информацию.

Соседние с запрошенными данные также считываются в кэш-

память, но точная позиция данных в строке кэш-памяти зависит

от ее расположения в памяти относительно адресов, кратных 16.

Рис. 4.3. Организация внутренней кэш-памяти

Допускается кэширование произвольной области памяти,

но любую страницу в памяти можно объявить некэшируемой,

устанавливая бит в ее элементе таблицы страниц. Когда на шине

инициируется считывание из памяти, внешняя схема сообщает,

можно ли поместить данные в кэш-память. Если считывание

кэшируется, процессор пытается считать всю 16-байтную стро-

ку кэш-памяти.

В кэш-памяти реализован принцип сквозной записи. За-

полнение строки выполняется только при промахе в операции

считывания и никогда при промахе в операции записи. Когда в

процессоре разрешены обычное кэширование и сквозная запись,

каждая внутренняя запись в кэш-память (попадание) не только

обновляет содержимое кэш-памяти, но и передается в устройст-

во шинного интерфейса и по шине процессора записывается в

память. Ситуация, в которой данные в кэш-памяти отличаются

от соответствующих данных в памяти, возникает, когда цикл за-

писи процессора в память задерживается из-за буферирования

в устройстве шинного интерфейса или когда внешний ведущий

шины изменяет область памяти, отображенную на внутреннюю

кэш-память.

Замещение в кэш-памяти реализуется по алгоритму псевдо-

LRU. Здесь для каждого множества в блоке достоверности/LRU

отведено три бита (см. рис. 4.3). Биты LRU обновляются при

каждом попадании в кэш-память или заполнении строки. Каж-

дая строка кэш-памяти имеет свой бит достоверности, показы-

вающий, содержит ли строка достоверные данные.

Когда в цикле считывания происходит промах и в кэш-

память необходимо передать из памяти новую строку, прихо-

дится выбирать для заполнения одну из четырех строк множест-

ва. Если во множестве есть недостоверная строка (ее бит досто-

верности содержит 0), то для заполнения выбирается именно эта

строка. Когда же все строки во множестве достоверны (все 4 би-

та достоверности содержат 1), заменяемая строка выбирается

с привлечением бит из блока LRU.

Алгоритм псевдо-LRU действует следующим образом.

Обозначим строки во множестве через L0, L1, L2 и L3. Каждому

множеству в блоке LRU соответствуют три бита В0, В1 и В2,

которые модифицируются при каждом попадании и заполнении

следующим образом:

– если последнее обращение в множестве было к строке L0

или L1, то бит В0 устанавливается в состояние 1, а при обраще-

нии к строке L2 или L3 бит В0 сбрасывается в 0;

– если последнее обращение в паре L0–L1 было к строке

L0, то бит В1 устанавливается в состояние 1, а при обращении к

строке L1 бит В1 сбрасывается в 0;

– если последнее обращение в паре L2–L3 было к строке

L2, то бит В2 устанавливается в состояние 1, а при обращении

к строке L3 бит В2 сбрасывается в 0.

Выбор заменяемой строки (когда все строки в множестве

достоверны) определяет содержимое бит В0, В1 и В2 (табл. 4.1).

Таблица 4.1

В0 В1 В2 Заменяемая строка

0 0

0 1

0 L2

1 L3

Строки кэш-памяти можно по отдельности объявить недос-

товерными, задавая операцию недостоверности кэш-памяти на

шине процессора. При инициировании такой операции кэш-

память сравнивает объявляемый недостоверным адрес с тэгами

строк, находящихся в кэш-памяти, и сбрасывает бит достовер-

ности при обнаружении соответствия (равенства). Предусмотре-

на также операция очистки кэш-памяти, которая превращает в

недостоверное все содержимое кэш-памяти.

Конфигурацией кэш-памяти управляют два бита в регистре

состояния СR0. Один из этих бит разрешает кэширование (за-

полнение строк кэш-памяти), а второй – сквозную запись в па-

мять. Всего возможно пять различных ситуаций.

1. Когда кэширование разрешено, кэшируются считывания

из памяти и предвыборки команд. Такие передачи кэшируются,

если внешняя схема подаст входной сигнал разрешения кэш-

памяти в данном цикле шины и если текущий элемент таблицы

страниц разрешает кэширование.

2. В тех циклах, где кэширование запрещено при промахе,

заполнение строки кэш-памяти не производится. Однако кэш-

память продолжает действовать, несмотря на то, что она запре-

щена для заполнения. Уже находящиеся в кэш-памяти данные

используются, если, конечно, они являются достоверными.

Только когда все данные в кэш-памяти отмечены как недосто-

верные, что происходит при очистке кэш-памяти, все внутрен-

ние запросы считывания приводят к формированию внешних

циклов шины.

3. Когда разрешена сквозная запись, все записи, включая и

вызвавшие попадания, инициируют запись в память. Операции

недостоверности удаляют строку из кэш-памяти, если адрес не-

достоверных данных отображается на строку кэш-памяти.

4. Когда сквозная запись запрещена, внутренний запрос за-

писи, вызвавший попадание в кэш-памяти, не приводит к произ-

водству записи в память, а операции недостоверности запреще-

ны.

5. Когда запрещены кэширование и сквозная запись, кэш-

память можно использовать как быстродействующее статиче-

ское ОЗУ. В такой конфигурации на шину процессора переда-

ются только записи, вызвавшие промах, а операции недостовер-

ности игнорируются.

4.2.4. Устройство предвыборки команд

Циклы предвыборки команд считывают 16-байтные блоки

команд, начиная с адресов, численно больших адреса последней

выбранной команды. Начальный адрес формирует устройство

предвыборки, которое напрямую соединено с устройством стра-

ничного преобразования. 16-байтные блоки предварительной

выборки одновременно подаются в устройство предвыборки и

кэш-память. В устройстве предвыборки имеется очередь пред-

выборки, которая хранит 32 байта команд. Когда каждая коман-

да считывается из очереди, ее код операции подается в устрой-

ство дешифрирования команд, а смешение, т.е. константа в ко-

манде, подается в устройство сегментации, где участвует в вы-

числении адреса. Если в выполняемой программе встречаются

циклы, устройство предвыборки получает копии ранее выпол-

ненных команд из кэш-памяти, т.е. считываний из основной па-

мяти не производится.

Запрос шины от устройства предвыборки имеет низший

приоритет. Если предположить обращение к памяти без состоя-

ния ожидания, то действия предвыборки никогда не задержива-

ют выполнение. Устройство предвыборки очищается, когда на-

рушается естественный порядок выполнения команд, например:

при переходах, переключениях задач, особых случаях и преры-

ваниях.

Устройство предвыборки никогда не обращается за конец

сегмента кода и к странице, которая не присутствует в памяти.

Чтобы предотвратить опережающее считывание за конкретный

адрес, команды не должны быть ближе к этому адресу на один

байт плюс один выровненный 16-байтный блок.

4.2.5. Устройство дешифрирования команд

Устройство дешифрирования команд получает команды от

устройства предвыборки и в двухступенчатом процессе преоб-

разует их в управляющие сигналы низкого уровня и точки входа

микрокода, т.е. микропрограмм.

Устройство дешифрирования команд одновременно обра-

батывает байты префиксов команд, коды операций, байты адре-

сации и смещения.

Устройство очищается при каждой очистке устройства

предвыборки команд.

4.2.6. Устройство управления

Устройство управления интерпретирует слово команды и

точки входа микрокода, полученные от устройства дешифриро-

вания команд. Оно имеет выходы для управления целочислен-

ным устройством и устройством с плавающей точкой, а также

управляет сегментацией, так как команды могут определять вы-

бор конкретного сегмента.

Устройство управления содержит микрокод (управляющие

микропрограммы) процессора. Многие команды имеют всего

одну строку микрокода, поэтому в среднем они выполняются за

один такт синхронизации.

4.2.7. Целочисленное устройство

Целочисленное операционное устройство (называемое так-

же трактом данных – datapath) идентифицирует, где хранятся

данные, и выполняет все арифметические и логические команды

из системы команд. Оно имеет восемь программно-доступных

32-битных регистров общего назначения, несколько специали-

зированных регистров, арифметико-логическое устройство и па-

раллельный сдвигатель, обеспечивающий сдвиг в любом на-

правлении и на любое число разрядов. Команды загрузки, со-

хранения, сложения, вычитания, логических операций и сдвигов

выполняются за один такт.

Целочисленное устройство и устройство с плавающей точ-

кой соединены двумя 32-битными двунаправленными шинами,

которые применяются совместно для передач 64-битных опе-

рандов. Эти же шины связывают операционные устройства с

кэш-памятью. Содержимое регистров общего назначения пода-

ется по отдельной 32-битной шине в устройство сегментации

для формирования эффективных адресов.

4.2.8. Устройство с плавающей точкой

Устройство с плавающей точкой имеет такую же систему

команд и набор регистров, как и арифметический сопроцессор.

Оно содержит регистровый стек из восьми 80-битных регистров

и специализированные схемы для интерпретации 32/64/80-

битных форматов чисел, определенных в стандарте IEEE 754.

Выходной сигнал на шине процессора сообщает внешней под-

системе об ошибках с плавающей точкой, а она может подать в

процессор входной сигнал, показывающий, что процессор дол-

жен игнорировать ошибки и продолжать обычные операции.

4.2.9. Устройство сегментации

Под сегментом понимается защищенное независимое ад-

ресное пространство. Сегментация применяется для изолирова-

100

ния прикладных программ, вызова процедур восстановления и

локализации влияния ошибок программирования.

Устройство сегментации преобразует сформированный

программой сегментированный адрес, называемый логическим

или виртуальным адресом, в несегментированный линейный ад-

рес. Местонахождения и атрибуты сегментов в линейном адрес-

ном пространстве хранятся в структурах данных, называемых

дескрипторами сегментов. Устройство сегментации производит

вычисление адреса, привлекая дескрипторы сегментов и смеще-

ния, выделенные из команд. После этого линейные адреса посы-

лаются в устройство страничного преобразования и кэш-память.

Параллельно с вычислением линейного адреса производится

контроль атрибутов сегмента.

При обращении к сегменту первый раз его дескриптор ко-

пируется во внутренний регистр процессора и в дальнейшем при

необходимости берется из этого регистра. Программа может

иметь до 16383 сегментов. В любой момент времени во внут-

ренних регистрах процессора могут находиться до шести деск-

рипторов сегментов. На рис. 4.4 показаны взаимосвязи между

логическим, линейным и физическим адресами памяти.

Рис. 4.4. Форматы адресов в 32-разрядном микропроцессоре