Механов, В.Б. Особенности архитектуры универсальных микропроцессоров

Подождите немного. Документ загружается.

171

Рис. 7.3. Структура микропроцессора UltraSPARC

Команды сохраняются в кэше и для ускорения обработки

предварительно декодируются. Каждые две инструкции в кэше

ассоциируются с двумя битами, которые используются для

предсказания переходов. Два бита позволяют отслеживать четы-

ре различных состояния, кодирующих последние два перехода,

выполняемых по этим командам. Механизм предвыборки ис-

пользует эти биты для динамического упреждения переходов.

UltraSPARC способен предсказывать переход с вероятностью

около 0,9.

Обрабатывающий конвейер UltraSPARC имеет девять эта-

пов и позволяет выполнять до четырех команд за один такт.

172

Первые два этапа стандартные – это выборка и декодирование

команд. На третьем этапе группируются все команды, которые

можно передать следующему блоку. Микропроцессор не изме-

няет порядка выполнения этих команд. Задача планирования за-

грузки исполнительных модулей решается статически на этапе

компиляции. В каждом такте могут выбираться на выполнение

две целочисленные команды, две команды с плавающей точкой

или графические команды, одна команда загрузки/записи в па-

мять или одна команда перехода. Таким образом, при шести

возможных командах одновременно могут выполняться лишь

четыре. На этом же этапе происходит получение информации из

регистров.

После выбора команды конвейер разделяется на две части.

Одна ветвь обрабатывает целочисленные команды и команды

работы с памятью, а другая – команды с плавающей точкой и

графические команды. Команды с плавающей точкой передают-

ся в трехэтапный конвейер, который выполняет всю обработку,

кроме деления с плавающей точкой и вычисления квадратного

корня. Эти функции выполняет отдельный блок. Хотя микро-

процессор подает команды поочередно, результаты не обяза-

тельно поступают в том же порядке.

Базовые целочисленные команды выполняются за один

такт. Другие, такие как целочисленное умножение и деление,

могут иметь переменную длительность. Остальные этапы цело-

численного конвейера выполняют загрузку/запись в память.

Для получения высокой пропускной способности UltraS-

PARC использует иерархию шин. 128-разрядная шина памяти

работает с тактовой частотой самого процессора. Для выполне-

ния ввода-вывода на периферийные устройства используется

шина SBus. Sun Microsystems реализует интерфейс с этой шиной

на аппаратном уровне с помощью микросхемы коммутации ма-

гистрали, входящей в набор микросхем процессора. Она позво-

ляет изолировать шину памяти от шины ввода-вывода и выпол-

нять операции чтения из памяти одновременно с вводом-

выводом на периферийные устройства. В результате достигается

173

высокий коэффициент использования шины и пропускная спо-

собность 1,3 Гбит/с.

В микропроцессор UltraSPARC II добавлен дополнитель-

ный механизм, благодаря которому при каждом прерывании ста-

новится доступным новое окно из восьми регистров. Такое ре-

шение должно значительно увеличить скорость выполнения

мультипроцессорного программного кода.

Следующий представитель семейства микропроцессор

UltraSPARC III, в отличие от предыдущих моделей, требующих

учета их архитектурных особенностей на уровне операционной

системы, совместим со всеми операционными системами и при-

ложениями, созданными для SPARC процессоров.

Новый микропроцессор UltraSPARC T1 с технологией

CoolThreads позволяет снизить энергопотребление систем цен-

тров обработки данных, существенно повышая при этом их про-

изводительность. Поддерживая выполнение сразу 32 потоков и

потребляя примерно столько же энергии, сколько потребляет

обычная лампочка, он обеспечивает высокий уровень произво-

дительности и низкий уровень энергопотребления в одно и то же

время.

Микропроцессор поддерживает до восьми вычислительных

ядер, каждое из которых может выполнять четыре потока.

В основе модели многопотоковости (мультитредовости)

лежит оптимизированное чередование 32 «легких» процессов

(Light Weight Processes, LWP) на восьми конвейерах с шестью

этапами; все 32 потока могут выполнять команды параллельно.

Сверхнизкое энергопотребление значительно снижает теп-

ловыделение процессора, повышая надежность и облегчая реа-

лизацию охлаждения систем центров обработки данных.

Микропроцессор UltraSPARC T1 имеет следующие пара-

метры:

– множественно ассоциативный кэш команд первого уров-

ня по 16 Кб на каждое ядро;

– множественно ассоциативный кэш данных с 4 каналами

по 8 Кб на одно ядро;

– интегрированная множественно ассоциативная кэш-

память второго уровня с 4 каналами емкостью до 3 Мб;

– поддержка шифрования с открытым ключом (RSA);

174

– 48-разрядное виртуальное и 40-разрядное физическое ад-

ресное пространство;

– поддержка четырех размеров страниц: 8 Kб, 64 Kб, 4 Mб

и 256 Mб;

– поддержка версий с 4, 6 и 8 ядрами;

– четыре 144-разрядных интерфейса памяти;

– исправление 4-битных ошибок, обнаружение 8-битных

ошибок;

– 128-разрядная шина адреса/данных;

– технология 90-нанометровая.

Дальнейшее развитие данной линии в виде микропроцес-

сора UltraSPARC T2 представляет собой фактически уже целую

вычислительную систему, выполненную на одном кристалле и

реализующую серверные функции вычислений, сетевого адми-

нистрирования, обеспечения безопасности и ввода/вывода.

7.2.3. Микропроцессоры с архитектурой MAJC

Микропроцессоры с архитектурой MAJC, разработанной

компанией Sun, предназначены для использования в системах

обработки мультимедийных данных и выполнения Internet-

приложений.

Первый микропроцессор с данной архитектурой MAJC

5200 был выпущен в середине 2000 г. Он представляет собой

два 128-разрядных VLIM (Very Long Instruction Word) микро-

процессорных ядра, интегрированных на одном кристалле.

В микропроцессоре реализовано четыре уровня паралле-

лизма:

– мультипроцессорная структура кристалла;

– мультитредовое выполнение программы;

– VLIM-параллелизм на уровне команд;

– SIMD-обработка данных.

Система команд RISC-процессоров ориентирована на по-

точную обработку мультимедийной информации и аппаратную

поддержку высокоуровневых конструкций языка Java. Аббре-

виатура MAJC образована от «Microprocessor Architecture for Ja-

va Computing» (микропроцессорная архитектура для вычисле-

ний на языке Java).

175

Архитектура MAJC является масштабируемой. На одном

кристалле MAJC может располагаться несколько идентичных

процессоров (в зависимости от конкретной реализации), каждый

из которых содержит от одного до четырех функциональных

блоков – RISC-процессоров и кэш-команд. Каждый из располо-

женных на кристалле процессоров может выполнять до четырех

команд за один такт.

Командное слово MAJC объединяет от одной до четырех

32-разрядных команд, каждая из которых предназначена для од-

ного из четырех RISC-процессоров. В том случае, когда не пред-

ставляется возможным одновременно задействовать все четыре

RISC-процессора, отдельные команды могут отсутствовать, по-

этому командное слово MAJC может иметь переменную длину.

Для указания количества команд в слове используются его пер-

вые два разряда: 00 – одна команда; 01 – две команды; 10 – три

команды; 11 – четыре команды. Назначения команд осуществ-

ляются в порядке номеров функциональных блоков.

176

8. Основные тенденции развития

универсальных микропроцессоров

Рассмотрение конкретных семейств микропроцессоров раз-

ных производителей дает возможность выделить три общих тен-

денции развития универсальных микропроцессоров:

1) повышение тактовой частоты;

2) увеличение объема и пропускной способности подсис-

тем памяти;

3) увеличение количества параллельно функционирующих

исполнительных устройств и распараллеливание вычислений.

Совокупная реализация в одном микропроцессоре рекорд-

ных значений по всем этим тенденциям невозможна:

1) из-за фундаментальных физических ограничений;

2) из-за ограничений технологического процесса изготов-

ления;

3) из-за экономических ограничений на стоимость одного

микропроцессора и микроэлектронного производства в целом.

Поэтому каждый конкретный тип микропроцессора есть

результат многих компромиссов, принятых его создателями.

8.1. Повышение тактовой частоты

Основной проблемой, возникающей при «простом арифме-

тическом» увеличении тактовой частоты, является разогрев кри-

сталла за счет сопротивления в проводниках и отвод тепла. Так,

например, микропроцессор Itanium серии 9300 в зависимости от

тактовой частоты потребляет до 185 Вт, что существенно пре-

вышает мощность электрической лампочки, и это делает отвод

тепла технологически сложной задачей. Поэтому для повыше-

ния тактовой частоты работы современных микропроцессоров

используют:

а) более совершенный технологический процесс с мень-

шими проектными нормами;

177

б) увеличение числа слоев металлизации;

в) усовершенствованную схемотехнику меньшей каскадно-

сти и более плотную компоновку функциональных блоков кри-

сталла.

Все эти приемы ориентированы на снижение сопротивле-

ния в проводниках за счет уменьшения уровней питающих на-

пряжений, на сокращение длины проводников, что в конечном

итоге ведет к уменьшению рассеиваемой на кристалле мощно-

сти. Рассмотрим эти методы более конкретно.

А. Технологические проектные нормы при изготовлении

кристаллов микропроцессоров неуклонно снижаются, что по-

зволяет, в свою очередь, сократить диапазоны питающих на-

пряжений и тем самым увеличить тактовую частоту при опреде-

ленном уровне рассеиваемой мощности. Если у первых микро-

процессоров эти нормы равнялись 10 мкм, то на сегодняшний

день уже хорошо освоен процесс с нормами в 0,13 и 0,09 мкм.

Физическим пределом при существующих технологиях является

разрешение примерно в 0,05 мкм, что связано с длиной волны

света, так как в технологическом процессе используется лазер. В

то же время корпорация Intel анонсировала переход в 2011 г. на

технологический процесс с проектными нормами в 22 нм в со-

ответствии с имеющимися у нее научно-техническими разработ-

ками.

Б. Одним из путей уменьшения длины межсоединений на

кристалле является увеличение числа слоев металлизации.

В этом случае «вертикальное» расположение по отношению

друг к другу функциональных узлов схемы минимизирует пути

прохождения сигналов между ними. В современных микропро-

цессорах число слоев металлизации достигает шести. Это, в

свою очередь, приводит к увеличению сроков «выращивания»

кристалла микропроцессора, которые могут достигать 9–10 ме-

сяцев.

В. Существенную долю длительности такта занимает время

прохождения сигналов по проводникам внутри кристалла. По-

этому многие производители предпринимают специальные меры

по кластеризации обработки, призванные локализовать взаимо-

178

действующие элементы микропроцессора. В этом случае наибо-

лее активный обмен сигналами осуществляется только на не-

большой части кристалла, сокращая общую длину трактов пере-

дачи данных.

8.2. Увеличение пропускной

способности подсистем памяти

Спектр возможных решений по увеличению пропускной

способности подсистем памяти, снабжающей функциональные

устройства процессора работой, включает:

– создание кэш-памятей одного или нескольких уровней;

– увеличение пропускной способности интерфейсов между

процессором и кэш-памятью, а также между процессором и ос-

новной памятью.

Наиболее часто используемое решение состоит в реализа-

ции иерархии кэшей. Как правило, на кристалле располагаются

раздельные кэш-памяти первого уровня для данных и команд с

емкостью в 16 Кб или 32 Кб каждая. Мощные процессоры име-

ют на кристалле и объединенную кэш-память команд и данных

второго уровня, емкость которой может составлять от несколь-

ких сотен килобайт до нескольких мегабайт. Кроме этого, как

правило, в схему микропроцессора включается интерфейс, по-

зволяющий подключать кэш-память третьего (или второго)

уровня.

Скорость передачи данных определяется количеством пе-

редаваемой информации в байтах за единицу времени, поэтому

совершенствование интерфейсов реализуется как увеличением

пропускной способности шин (путем повышения частоты рабо-

ты шины и/или ее ширины), так и введением дополнительных

шин, «расшивающих» конфликты между процессором, кэш-

памятью и основной памятью. В последнем случае одна шина

работает на частоте процессора с кэш-памятью, а вторая – на

частоте работы основной памяти.

179

8.3. Повышение степени

внутреннего параллелизма

и распараллеливание вычислений

Каждое семейство микропроцессоров демонстрирует в сле-

дующем поколении увеличение числа функциональных испол-

нительных устройств и улучшение их характеристик, как вре-

менных (сокращение числа ступеней конвейера и уменьшение

длительности каждой ступени), так и функциональных (введе-

ние ММХ-расширений системы команд и т.д.).

В настоящее время процессоры могут выполнять до

6–10 операций за такт, при этом длина конвейера может состав-

лять от 6 до 17 (микропроцессоры с архитектурой AMD64)

этапов.

Для того чтобы загрузить функциональные исполнитель-

ные устройства в суперскалярной архитектуре, используется:

– переименование регистров;

– предсказание переходов;

– устранение зависимости между командами по данным и

управлению.

Устоявшихся решений в этой области практически нет, так

как каждый микропроцессор демонстрирует изобретательность

его создателей по симбиозу аппаратных средств и компилятора

для статического и динамического устранения зависимостей

между командами.

В микропроцессорах с явно параллельным выполнением

команд количество одновременно функционирующих конвейе-

ров от модели к модели растет, что можно объяснить постоянно

растущими технологическими возможностями.

В архитектуре современных микропроцессоров разных

компаний-производителей имеется много общего. Более того,

как было показано ранее, в силу экономической целесообразно-

сти (по оценкам специалистов, завод, производящий микросхе-

мы по технологии в 0,25 мкм, стоит примерно 10 млрд долл.)

фирмы вынуждены объединять свои финансовые, технологиче-

ские и интеллектуальные ресурсы для удовлетворения постоян-

но растущего спроса на функциональные возможности и произ-

180

водительность новых моделей микропроцессоров. Все это при-

водит к унификации архитектур.