Механов, В.Б. Особенности архитектуры универсальных микропроцессоров

Подождите немного. Документ загружается.

141

– введено новое состояние пониженного потребления, при

котором слежение ведется только за приоритетными агентами

шины.

5.3. Микропроцессоры с архитектурой IA-64

(Itanium, Itanium II)

Микропроцессор Itanium является первым представителем

64-разрядных микропроцессоров фирмы Intel. Фактически же

данный микропроцессор является детищем совместных усилий

двух фирм: Intel и Hewlett-Packard (фирма Hewlett-Packard в свое

время «поглотила» фирмы DEC и Compaq), которые в этом про-

екте объединили свои интеллектуальные и финансовые ресурсы.

Первоначально микропроцессор имел мнемоническое обозначе-

ние Р7, затем – Merced (сокращение от слова Mercedes) и только

потом – Itanium. Выпуск процессора был начат в 2001 г.

Наряду с микропроцессорами фирмы Intel, предшествен-

никами Itanium можно считать и микропроцессоры с архитекту-

рой Precision Architecture, разработанной фирмой Hewlett-

Packard для своих RISC-процессоров. Ее 32-разрядный микро-

процессор

РА-8000 был выпущен в 1986 г. и в полной мере воплощал ос-

новные принципы динамического исполнения команд («интел-

лектуального выполнения» – в терминах Hewlett-Packard).

РА-8000 имел 64-разрядную четырехконвейерную архитек-

туру с оригинальной схемой изменения последовательности вы-

полняемых команд. Процессор содержал 10 функциональных

устройств: два целочисленных АЛУ, два целочисленных устрой-

ства сдвига/объединения, два устройства умноже-

ния/накопления с плавающей точкой, два устройства деле-

ния/извлечения корня и два устройства загрузки/сохранения.

В РА-8000 использовался буфер переупорядочивания ко-

манд, просматривающий следующие 56 команд в потоке инст-

рукций и определяющий, какие из них можно выполнять парал-

лельно. Фактически буфер состоял из двух блоков на 28 команд

каждый.

142

Команда, помещенная в буфер, ожидала готовности дан-

ных, являющихся результатом предыдущих команд, и выбира-

лась на выполнение (в порядке очередности), как только все тре-

буемые данные получены и необходимое исполнительное уст-

ройство освободилось. Каждый из блоков буфера позволял пла-

нировать две команды за такт (итого до четырех команд за такт).

Для устранения связей между параллельно выполняемыми ко-

мандами в процессоре использовалось переименование регист-

ров.

Hewlett-Packard спроектировала РА-8000 специально для

научных и инженерных расчетов, при которых объем интенсив-

но используемых данных может быть велик. В этой связи воз-

никла необходимость использования больших кэш-памятей ко-

манд и данных. РА-8000 использовал внешние основные кэш-

памяти данных и команд объемом до 4 Мб, а также буфер пере-

упорядочивания адресов, отслеживающий все команды загруз-

ки/сохранения, что позволило сократить задержку, связанную

с адресацией внешней кэш-памяти.

Архитектура микропроцессора Itanium (IA-64) реализует

концепцию EPIC (Explicitly Parallel Instruction Computing – явное

параллельное выполнение команд).

Основными особенностями EPIC являются:

– большое количество регистров;

– масштабируемость по количеству функциональных уст-

ройств (возможность увеличения числа функциональных уст-

ройств в последующих моделях микропроцессора);

– явное задание параллелизма в машинном коде;

– предикатное исполнение инструкций;

– упреждающая загрузка данных по предположению.

В табл. 5.1 приведены основные отличия архитектуры про-

цессора IA-64 от архитектуры процессора х86.

Таблица 5.1

X86 IA-64

Использование сложных

инструкций переменной длины,

обрабатываемых по одной

Использование простых

инструкций, сгруппированных

по три, одинаковой длины

143

Переупорядочивание

и оптимизация инструкций

во время выполнения

Переупорядочивание

и оптимизация инструкций

во время компиляции

Реализация механизма

предсказания переходов

Исполнение нескольких

последовательностей команд

одновременно без предсказания

переходов

Загрузка данных из памяти

по мере необходимости

Загрузка данных до того,

как они потребуются

В микропроцессоре Itanium последовательность команд и

план загрузки исполнительных устройств формируются на этапе

компиляции. В ходе выполнения программы последователь-

ность команд не изменяется. В микропроцессоре используются:

динамическое предсказание переходов, спекулятивное (по пред-

положению) исполнение команд, аппаратная поддержка конвей-

ерного выполнения циклов, отложенные операции обращения к

памяти, предварительная загрузка данных в кэш.

Структура микропроцессора Itanium содержит (рис. 5.4):

– четыре целочисленных устройства;

– четыре устройства обработки мультимедийных данных;

– по два устройства вычислений в формате с плавающей

точкой одинарной и расширенной точности;

– два устройства загрузки/сохранения;

– три устройства выполнения переходов.

144

Рис. 5.4. Структура микропроцессора Itanium

Все функциональные устройства микропроцессора конвей-

еризированы. Команда выполняется за 10 тактов, причем одно-

временно в микропроцессоре может выполняться до шести ко-

манд. Для повышения эффективности функционирования ис-

полнительных блоков микропроцессора результаты выполнения

команды передаются непосредственно на вход другой команды,

минуя запись в регистры. Для этой цели используется память

временного хранения результатов.

Процессор может напрямую адресовать до 18 Гб оператив-

ной памяти. Itanium использует трехуровневую кэш-память:

– первый уровень — внутренняя раздельная кэш-память

команд и данных, по 16 Кб каждая;

– второй уровень — внутренняя общая кэш-память команд

и данных – 96 Кб;

– третий уровень — внешняя (в картридже) общая кэш-

память команд и данных – до 4 Мб.

Команды микропроцессора группируются компилятором в

«связку» длиной 128 бит. Связка содержит три команды и шаб-

лон, указывающий, какие команды в текущей и следующей связ-

ке могут выполняться одновременно Команды в связках могут

размещаться в порядке, отличном от исходного, заданного в тек-

145

сте программы, и могут быть как зависимыми (по управлению и

данным), так и независимыми.

Команды микропроцессора имеют фиксированную длину

40 бит.

Формат команды приведен на рис. 5.5.

39 27

26 21

20 14

13 7

6 0

КОП Предикат РОН 1 РОН 2 РОН 3

Рис. 5.5. Формат команды микропроцессора Itanium

Компилятор для микропроцессора Itanium использует тех-

нологию отмеченных ветвлений, сущность которой заключается

в том, что команды, принадлежащие к различным ветвям алго-

ритма, помечаются различными значениями в поле предиката.

Формирование связок команд осуществляется в независимости

от значения предиката. Тем самым обеспечивается возможность

одновременного выполнения команд, принадлежащих различ-

ным ветвям алгоритма.

В процессе выполнения программы после определения ис-

тинного направления ветвления вычислительного процесса со-

храняются только результаты команд со значением предиката,

соответствующим данной ветви.

Технология «отмеченных команд» существенно снижает

негативное влияние ветвлений на машинном уровне.

Другой особенностью IA-64 является предварительная за-

грузка данных в кэш-память с разнесением во времени команд

загрузки данных из памяти и команд, их использующих. Компи-

лятор, анализируя исходный текст программы, заранее добавля-

ет в формируемый исполняемый код команды загрузки необхо-

димых данных и непосредственно перед командой, их исполь-

зующей, – команду проверки их доступности. Таким образом

удается в значительной степени сократить задержки, связанные

с необходимостью ожидания загрузки требуемых данных.

В Itanium предусмотрена аппаратная поддержка выполне-

ния циклов.

146

В микропроцессоре не используется динамическое пере-

именование регистров. С целью обеспечения возможности кон-

вейерного выполнения различных витков цикла в микропроцес-

соре применяется схема циклической замены используемых ре-

гистров («вращение регистров»): набор используемых в цикле

регистров рассматривается как фрейм, отображаемый на регист-

ровый файл, начиная с некоторой позиции – базы фрейма. При

переходе на следующую итерацию цикла изменяется база фрей-

ма на величину, равную, количеству регистров во фрейме.

Микропроцессор Itanium II является вторым микропроцес-

сором в семействе 64-разрядных микропроцессоров компании

Intel. Itanium II рассчитан на применение в высокопроизводи-

тельных серверах и рабочих станциях.

Itanium II содержит кэш-память большой емкости: кэш

третьего уровня емкостью 1,5 или 3 Мб, кэш второго уровня

емкостью 256 Кб и кэш первого уровня емкостью 32 Кб. При

размере кристалла 464 мм

Itanium II содержит 221 млн транзи-

сторов.

Развитие технологии позволило на кристалле микропро-

цессора Itanium серии 9300 разместить уже миллиард транзи-

сторов. За счет этого на кристалле располагаются четыре про-

цессорных ядра, совокупная емкость трехуровневого кэша со-

ставила 30 Мб, а емкость оперативной памяти потенциально

может быть равна

1 Тб. Разрядность виртуального адреса при этом составляет

64 бита, а физического – 50 бит. Межпроцессорный интерфейс

обеспечивает скорость передачи до 48 Гб/с.

147

6. Микропроцессоры архитектуры х86

фирмы AMD пятого

и шестого поколений

Успешную конкуренцию семейству Pentium составляют

разработанные компанией AMD микропроцессоры с системой

команд х86, получившие название «Криптон-5», или сокращен-

но К5, и его преемники: К6 и К7.

6.1. Микропроцессор К5

С 1990 г. AMD и Intel ведут судебную тяжбу по поводу

собственности на микрокод процессоров архитектуры х86. В те-

чение ряда лет AMD, отставая от Intel по крайней мере на одно

поколение микропроцессоров, полагалась в основном на лицен-

зированную технологию и вносила незначительные изменения

в выпускаемые микропроцессоры. Появление Pentium создало

для AMD прямую угрозу вытеснения с рынка, что стимулирова-

ло компанию к интенсификации работ над созданием нового се-

мейства микропроцессоров, совместимых с семейством х86. Бы-

ла поставлена цель – создать такое семейство микропроцессо-

ров, которое опередило бы Pentium. Работы над К5 были начаты,

когда еще не были известны подробности о микропроцессоре

Pentium.

К5 – это первый микропроцессор AMD, при создании ко-

торого не использовалась никакая интеллектуальная собствен-

ность Intel (за исключением микрокода). В то же время он обла-

дает лучшей по сравнению с процессорами Intel производитель-

ностью. По данным AMD, реальные приложения (Microsoft Ex-

cel, Word, CorelDraw) работают на процессорах серии К5

на 30 % быстрее, чем на Pentium с той же тактовой частотой.

Такая производительность достигается в основном за счет уве-

личенного объема кэш-памяти и более прогрессивной суперска-

лярной архитектуры. Вместо парных конвейеров целочисленных

148

вычислений Pentium в К5 используется суперскалярная архитек-

тура со счетверенной подачей команд пяти обрабатывающим

блокам и RISC-ядром с уникальным декодером инструкций х86.

Используемая в микропроцессорах AMD архитектура RISC

86 (впервые предложенная фирмой NexGen) показана на рис.

6.1.

Рис. 6.1. Архитектура RISC 86 компании AMD

Как известно, команды х86 отличает сложность и перемен-

ная длина, затрудняющие их динамическое выполнение. Деко-

дер, представляющий собой наиболее сложную часть микропро-

цессора, разбивает длинные CISC-инструкции на небольшие

RISC-подобные компоненты – так называемые ROP (RISC-

операции). R-операции напоминают команды микрокода микро-

процессоров х86. Первые микропроцессоры с архитектурой х86

выполняли свой сложный набор микрокоманд, выбирая из внут-

ренней постоянной памяти микрокод. В последних микропро-

цессорах х86 использование микрокода сведено к минимуму за

149

счет применения простых команд. В К5 применяется другой

подход: здесь большинство R-операций генерируется динамиче-

ски не микрокодом, а декодером. Однако микрокод все еще ис-

пользуется для обработки сложных и редко применяемых ко-

манд, таких как строковые операции и операции над комплекс-

ными числами. Тем не менее, даже в этих случаях в результате

генерируется поток R-операций. К5 может конвертировать ко-

манду х86 в 1–4 R-операции. Эти операции планируются для

выполнения в ядре, в котором многое заимствовано от RISC-

архитектуры. Используется динамическое переименование реги-

стров, предсказание переходов, изменение последовательности

выполнения и другие методы динамического выполнения. К5

реализует гибридную CISC/RISC-технологию.

Особенностью К5 является то, что вместо двух конвейеров

для выполнения целочисленных операций он имеет пять парал-

лельно функционирующих блоков. Как и Pentium, он может па-

раллельно выполнять две целочисленные операции. Однако, в

отличие от Pentium, в К5 одновременно могут выполняться так-

же инструкции с плавающей точкой, загрузки/сохранения или

перехода. Большой набор регистров и блок загрузки/сохранения

позволяет выполнять за цикл выборки из памяти две операции.

Другим отличием от Pentium является то, что К5 может изме-

нять последовательность выполняемых операций.

Блок операций с плавающей точкой отвечает стандартам

х86, однако по производительности несколько уступает FPU

микропроцессора Pentium.

Основные характеристики К5:

– совместим с семейством микропроцессоров х86;

– суперскалярная архитектура с четырехвходовой подачей

команд;

– конвейер с пятью стадиями обработки;

– пять параллельно функционирующих исполнительных

блоков;

– кэш-команд 16 Кб, кэш данных 8 Кб с двумя портами,

линейная адресация;

150

– изменение порядка выполнения команд, предсказание

переходов, эффективное выполнение, отличный от Intel микро-

код;

– совместим по выводам с Pentium.

6.2. Микропроцессор К6

Данный микропроцессор компании АМD явился продук-

том совместных усилий АМD и специалистов из бывшей Nex-

Gen. По сути дела, К6 представляет собой воплощение проекта

Nx686, ранее начатого компанией NexGen, но не завершенного

по финансовым причинам.

Процессор полностью совместим по системе команд с се-

мейством х86. Кроме того, К6 оснащен ставшим отраслевым

стандартом мультимедийным расширением системы команд –

ММХ. По производительности К6 сравним с Pentium Pro и су-

щественно превосходит Pentium ММХ. В отличие от Pentium

Pro, К6 одинаково успешно работает как с 32-разрядными, так и

с 16-разрядными приложениями.

Как и в К5, в К6 применена суперскалярная архитектура

RISC86 с раздельным декодированием/исполнением команд,

обеспечивающая преемственность с системой команд х86 и дос-

тижение высокой производительности, свойственной микропро-

цессорам шестого поколения.

Высокая производительность процессора достигается бла-

годаря ряду новых архитектурных и технологических решений:

– в процессоре реализуется преддекодирование команд х86

при их выборке в кэш. Каждая команда в кэш-памяти первого

уровня снабжается битами преддекодирования, указывающими

смещение начала следующей команды в кэше (от 1 до 15 байт);

– К6 содержит внутрикристальный кэш первого уровня по

32 Кб для данных и команд;

– в процессоре реализован высокопроизводительный блок

вычислений с плавающей точкой;

– имеется высокопроизводительный блок мультимедийных

операций стандарта ММХ;