Механов, В.Б. Особенности архитектуры универсальных микропроцессоров

Подождите немного. Документ загружается.

101

4.2.10. Устройство страничного преобразования

Устройство страничного преобразования обеспечивает дос-

туп к структурам данных, которые больше имеющегося про-

странства памяти, храня их частично в памяти и частично на

диске. При страничном преобразовании линейное адресное про-

странство разделяется на блоки по 4 Кб, называемые страница-

ми. Для отображения линейного адреса в физический применя-

ются структуры данных, называемые таблицами страниц. Эле-

ментами таблиц страниц являются своеобразные дескрипторы

страниц, которые проще дескрипторов сегментов. Физические

адреса используются кэш-памятью и/или выдаются на шину

процессора. Устройство страничного преобразования фиксирует

такие ситуации, как обращение к странице, отсутствующей в

памяти, и формирует особые случаи, называемые страничными

нарушениями. При страничном нарушении операционная систе-

ма должна передать нужную страницу с диска в память. При не-

обходимости она может освободить пространство в памяти, от-

сылая некоторую другую страницу на диск (такая замена одной

страницы на другую называется свопингом – swapping). Если

страничное преобразование программно запрещено, физический

адрес совпадает с линейным адресом. В устройство страничного

преобразования входит ассоциативный буфер преобразования

(Translation Look-a-side Buffer, или TLB), который хранит 32

наименее давно используемых элемента таблицы страниц.

Структуры данных буфера TLB показаны на рис. 4.5. Устройст-

во страничного преобразования просматривает линейные адреса

в TLB. Если оно не находит линейного адреса в TLB, то форми-

рует запрос на загрузку в TLB правильного физического адреса

из таблицы страниц в памяти. Только когда правильный элемент

таблицы страниц находится в TLB, инициируется цикл шины.

Когда устройство страничного преобразования отображает стра-

ницу из линейного адресного пространства на страницу в физи-

ческой памяти, оно изменяет только 20 старших бит линейного

адреса. Младшие 12 бит физического адреса берутся неизмен-

ными из линейного адреса.

102

Рис. 4.5. Организация буфера TLB

В течение достаточно короткого временного интервала

большинство программ обращаются только к небольшому числу

страниц. В такой ситуации страницы обычно находятся в памя-

ти, а информация о преобразовании адреса содержится в буфере

TLB. В типичных системах TLB удовлетворяет до 99 % запросов

на доступ к таблицам страниц. В качестве стратегии замещения

в буфере TLB применяется такой же алгоритм псевдо-LRU, как

и во внутренней кэш-памяти. Буфер TLB очищается при загруз-

ке базового регистра каталога страниц (регистр CR3). При счи-

тывании из каталога страниц или таблицы страниц могут возни-

кать страничные нарушения. В отличие от сегментации, стра-

ничное преобразование не видимо для прикладных программ и

не защищает от изменения программами данных вне ограничен-

ной части памяти. Страничное преобразование видимо операци-

онной системе, которая использует его для удовлетворения тре-

бований памяти прикладных программ.

4.2.11. Шина процессора

Шину процессора образуют сигналы, через которые он

взаимодействует с другими устройствами системы. Сигналы

шины классифицируются по их функциям в следующие группы:

– сигналов адреса и данных;

103

– управления шиной и арбитража;

– определения цикла шины;

– управления кэш-памятью;

– управления ошибками с плавающей точкой.

У шины процессора 80486 можно выделить следующие

особенности:

– мультиплексированные 32-битные шины адреса и дан-

ных;

– одночастотная синхронизация;

– поддержка операций захвата шины;

– поддержка операций блокирования и псевдоблокирова-

ния шины;

– пакетные передачи (до 16 байт);

– кэшируемые передачи;

– поддержка согласованности внутренней и внешней кэш-

памяти;

– обработка ошибок с плавающей точкой;

– маскируемые и немаскируемые прерывания;

– поддержка 8/16-битных периферийных устройств;

– поддержка «заворачивания» адреса на 1 Мб процессора

8086;

– формирование и контроль паритета (четности).

Способ использования шины процессора оказывает силь-

ное влияние на производительность системы. Обычно к шине

подключается только небольшое число устройств, которым тре-

буется быстрое взаимодействие с процессором и разделение со-

вместимых сигналов с соблюдением основного ограничения на

ширину полосы шины: минимум 50 % ширины полосы необхо-

димо зарезервировать для центрального процессора. Обычно к

шине подключаются такие устройства, как сетевой сопроцессор,

контроллер внешней (второго уровня) кэш-памяти или другие

подобные быстродействующие устройства. В большинстве сис-

тем шина процессора сопряжена с одной или несколькими сис-

темными шинами. При этом расширяется эффективная полоса и

обеспечивается большая гибкость расширения системы. Орга-

104

низация внешних шин не обязательно должна совпадать с набо-

ром сигналов шины процессора.

Шина процессора может поддерживать несколько внешних

кэш-памятей. Предусмотрено достижение согласованности

внутренней кэш-памяти процессора, внешней кэш-памяти и ос-

новной памяти. Можно сообщить внешней кэш-памяти о записи

(«выгрузке») содержимого в память или очистке, допускается

селективное объявление недостоверными отдельных строк внут-

ренней кэш-памяти, а также очистка всей внутренней кэш-

памяти.

Два входа динамически управляют размером шины для

подключения к шине данных 8/16-битных устройств. На вырав-

нивание байт и слов внутри границ двойного слова не наклады-

вается никаких ограничений, однако для передачи данных, не-

выровненных по границам двойных слов, требуется больше цик-

лов шины, чем минимальное число.

Процессор формирует циклы шины, образующие две ос-

новные группы. В группу циклов передач данных входят сле-

дующие циклы:

– предвыборка (считывание) команд из памяти;

– считывание данных из памяти;

– считывание данных из подсистемы ввода-вывода;

– запись данных в память;

– запись данных в подсистему ввода-вывода.

Во вторую группу входят:

– цикл подтверждения прерывания;

– четыре специальных цикла шины:

- останов;

- отключение;

- очистка кэш-памяти;

- обратная запись («выгрузка») кэш-памяти и очистка.

С точки зрения внешних схем данные можно передавать

как двойные слова, слова или байты в зависимости от указанно-

го размера шины. С точки зрения процессора все передачи ис-

пользуют 32-битную шину данных, но в некоторых передачах

разрешены только некоторые байты.

105

Имеются два основных вида циклов шины, в которых пе-

редаются данные. В непакетных циклах передаются до 4 байт

с максимальной скоростью два такта синхронизации на элемент

данных (двойное слово, слово или байт). Когда передается один

элемент данных, цикл называется циклом одиночной передачи.

Когда одиночные циклы повторяются последовательно, они об-

разуют многоцикловую последовательность.

Пакетный цикл обеспечивает максимальную скорость пе-

редачи более одного элемента данных. В таком цикле передают-

ся до 16 байт со скоростью один элемент данных за такт син-

хронизации. Пакетные циклы введены для кэшируемых считы-

ваний (строка внутренней кэш-памяти состоит из 16 байт), но их

можно применять для считываний чисел с плавающей точкой,

считываний из дескрипторных таблиц и других типов передач.

4.3. Защищенный режим

4.3.1. Основные понятия защищенного режима

Защищенный режим предназначен для обеспечения неза-

висимости выполнения нескольких задач, что подразумевает

защиту ресурсов одной задачи от возможного воздействия дру-

гой задачи (под задачами подразумеваются как прикладные, так

и задачи операционной системы).

Основным защищаемым ресурсом является память, в кото-

рой хранятся коды, данные и различные системные таблицы (на-

пример, таблица прерываний). Защищать требуется и совместно

используемую аппаратуру, обращение к которой обычно проис-

ходит через операции ввода-вывода и прерывания.

При организации защищенного режима используются сле-

дующие основные понятия.

1. Сегмент – это блок адресного пространства памяти оп-

ределенного назначения. К элементам сегмента возможно обра-

щение с помощью различных инструкций процессора, исполь-

зующих разные режимы адресации для формирования адреса

в пределах сегмента. Максимальный размер сегмента для

16-разрядных процессоров составлял 64 Кб, в 32-разрядных

106

процессорах этот предел отодвигается до 4 Гб. Сегменты памяти

выделяются задачам операционной системой, но в реальном ре-

жиме любая задача может переопределить значение сегментных

регистров, задающих положение сегмента в пространстве памя-

ти, и «залезть» в чужую область данных или кода. В защищен-

ном режиме сегменты тоже распределяются операционной сис-

темой, но прикладная программа сможет использовать только

разрешенные для нее сегменты памяти, выбирая их с помощью

селекторов из предварительно сформированных таблиц деск-

рипторов сегментов.

2. Селекторы представляют собой 16-битные указатели,

загружаемые в сегментные регистры процессора. Процессор

может обращаться только к тем сегментам памяти, для которых

имеются дескрипторы в таблицах. Механизм сегментации фор-

мирует линейный адрес по следующей схеме (рис. 4.6).

Дескрипторы выбираются с помощью 16-битных селекто-

ров, загружаемых в сегментные регистры. Формат селектора по-

казан на рис. 4.7.

Индекс совместно с индикатором таблицы TI позволяет

выбрать дескриптор из локальной (TI = 1) или глобальной

(TI = 0) таблицы дескрипторов. Для неиспользуемых сегментных

регистров предназначен 0-й селектор сегмента, формально адре-

сующийся к самому первому элементу глобальной таблицы. По-

пытка обращения к памяти по такому сегментному регистру вы-

зовет исключение. Поле RPL селектора указывает требуемый

уровень привилегий.

107

Рис. 4.6. Формирование линейного адреса в защищенном режиме

Рис. 4.7. Формат селектора

3. Дескрипторы – это 8-байтные структуры данных, ис-

пользуемые для определения свойств программных элементов

(сегментов, вентилей и таблиц). Дескриптор определяет положе-

ние элемента в памяти, размер занимаемой им области (лимит),

его назначение и характеристики защиты. Все дескрипторы хра-

нятся в таблицах, обращение к которым поддерживается аппа-

ратно. Защита памяти с помощью сегментации не позволяет:

– использовать сегменты не по назначению (например, пы-

таться трактовать область данных как коды инструкций);

– нарушать права доступа (пытаться модифицировать сег-

мент, предназначенный только для чтения, обращаться к сег-

менту, не имея достаточных привилегий, и т.п.);

– адресоваться к элементам, выходящим за лимит сегмента;

– изменять содержимое таблиц дескрипторов (т.е. парамет-

ров сегментов), не имея достаточных привилегий.

108

4. Защищенный режим предоставляет механизм переклю-

чения задач. Состояние каждой задачи (значение всех связан-

ных с ней регистров процессора) может быть сохранено в спе-

циальном сегменте состояния задачи (TSS – Task State Segment),

на который указывает селектор в регистре задачи. При переклю-

чении задач достаточно загрузить новый селектор в регистр за-

дачи, и состояние предыдущей задачи автоматически сохранит-

ся в ее TSS, а в процессор загрузится состояние новой (возмож-

но, и ранее прерванной) задачи и начнется (продолжится) ее вы-

полнение.

5. Четырехуровневая иерархическая система привиле-

гий предназначена для управления использованием привилеги-

рованных инструкций и доступа к дескрипторам. Уровни при-

вилегий нумеруются от 0 до 3, нулевой уровень соответствует

максимальным (неограниченным) возможностям доступа и от-

водится для ядра операционной системы. Уровень 3 имеет са-

мые ограниченные права и обычно предоставляется прикладным

задачам. Систему защиты обычно изображают в виде концен-

трических колец, соответствующих уровням привилегий (рис.

4.8), а сами уровни привилегий иногда называют кольцами за-

щиты. Сервисы, предоставляемые задачам, могут находиться в

разных кольцах защиты.

Передача управления между задачами контролируется вен-

тилями (gate), проверяющими правила использования уровней

привилегий. Через вентили задачи могут получить доступ толь-

ко к разрешенным им сервисам других сегментов.

Уровни привилегий относятся к дескрипторам, селекторам

и задачам. Кроме того, в регистре флагов имеется поле привиле-

гий ввода-вывода, с помощью которого обеспечивается управ-

ление доступом к инструкциям ввода-вывода и управление фла-

гом прерываний.

Дескрипторы и привилегии являются основой системы за-

щиты: дескрипторы определяют структуры элементов (без кото-

рых невозможно их использование), а привилегии определяют

возможность доступа к дескрипторам и выполнения привилеги-

рованных инструкций. Любое нарушение защиты приводит

109

к возникновению специальных исключений, обрабатываемых

ядром операционной системы.

Рис. 4.8. Уровни привилегий

6. Механизм виртуальной памяти позволяет любой зада-

че использовать логическое адресное пространство размером до

64 Тб (16К сегментов по 4 Гб). Для этого каждый сегмент в сво-

ем дескрипторе имеет специальный бит, который указывает на

присутствие данного сегмента в оперативной памяти в текущий

момент времени. Неиспользуемый сегмент может быть выгру-

жен из оперативной во внешнюю память (например, дисковую),

о чем делается пометка в его дескрипторе. На освободившееся

место из внешней памяти может восстанавливаться содержимое

другого сегмента (этот процесс называется свопингом, или под-

качкой), и в его дескрипторе делается пометка о присутствии.

При обращении задачи к отсутствующему сегменту процессор

вырабатывает соответствующее исключение, обработчик кото-

рого и заведует виртуальной памятью в операционной системе.

После подкачки страницы (сегмента) выполнение задачи про-

должается, так что виртуализация памяти для прикладных задач

прозрачна (если не принимать во внимание задержку, вызван-

ную подкачкой).

110

Рассмотрим эти понятия и возможности их использования

в защищенном режиме более подробно.

4.3.2. Применение сегментации

в защищенном режиме

Сегмент является средством объединения областей памяти

с общими атрибутами и их (сегментов) использование в защи-

щенном режиме осуществляется только через таблицы дескрип-

торов.

Существуют три типа таблиц дескрипторов – локальная

таблица дескрипторов LDT (Local Descriptor Table), глобальная

таблица дескрипторов GDT (Global Descriptor Table) и таблица

дескрипторов прерываний IDT (Interrupt Descriptor Table). Раз-

меры таблиц могут находиться в пределах 8 байт – 64 Кб, что

соответствует числу элементов в таблице от 1 до 8К.

С каждой из этих таблиц связан соответствующий регистр

процессора.

Глобальная таблица (GDT) содержит дескрипторы, дос-

тупные всем задачам. Она может содержать дескрипторы любых

типов, кроме дескрипторов прерываний и ловушек.

Локальная таблица (LDT) может быть собственной для

каждой задачи, она может содержать только дескрипторы сег-

ментов, вентилей задачи и вызовов. Сегмент недоступен задаче,

если его дескриптора нет в текущий момент ни в GDT, ни в

LDT.

Выбор таблицы (локальная или глобальная) определяется

по значению бита TI селектора, а положение (номер) дескрипто-

ра задается 13-битным полем INDEX селектора. При ссылке на

дескриптор, выходящий за лимит таблицы, возникает исключе-

ние.

Таблица дескрипторов прерываний (IDT) может содер-

жать описания до 256 прерываний. Таблица может содержать

только вентили задач, прерываний и ловушек. Ссылка на эле-

менты IDT происходит по командам INT, аппаратным прерыва-

ниям и исключениям процессора. При возникновении прерыва-

ния или исключения, дескриптор которого выходит за лимит

таблицы, вырабатывается соответствующее исключение.