Механов, В.Б. Особенности архитектуры универсальных микропроцессоров

Подождите немного. Документ загружается.

В такте Т2 начинается формирование сигнала разрешения дан-

ных DE, который, в отличие от минимального режима, имеет ак-

тивный высокий уровень, а также соответствующих сигналов

для управления операциями чтения из памяти или внешних уст-

ройств. Для цикла записи в такте Т3 начинается выработка сиг-

налов записи в ОЗУ или ВУ. В такте Т4 цикл шины заканчива-

ется: линии AD15–AD0 переводятся в третье состояние, уста-

навливаются сигналы S2 = S1 = S0 = 1, и прекращается активное

состояние управляющих сигналов.

2.8. Проектирование однопроцессорной

системы на базе Intel 8086

В однопроцессорных ЭВМ и микроконтроллерах МП 8086

обычно работает в минимальном режиме (MN/MX = 1). Стан-

дартным способом к МП подключается генератор тактовых им-

пульсов (системный генератор). К его входу RES подсоединяет-

ся RC-цепочка, которая формирует сигнал сброса автоматически

при включении питания либо с помощью кнопки.

Для проектирования микропроцессорной системы необхо-

димо решить три задачи:

– построение центрального процессора (ЦП);

– подключение памяти;

– подключение внешних устройств.

Рассмотрим их последовательно.

Построение блока центрального процессора. При разра-

ботке структуры блока ЦП (рис. 2.12) возникают три задачи:

– разделения (демультиплексирования) шины адреса/

данных (ШАД);

– буферирования шины адреса (ША) и шины данных

(ШД);

– формирования системных управляющих сигналов для

блоков памяти и внешних устройств.

Первая задача решается с помощью тристабильных реги-

стровых схем, выполняющих функции адресной защелки. Так

как сигнал ВНЕ формируется в том же интервале времени, что и

адресные сигналы, то его также необходимо зафиксировать в

защелке. Поэтому на рис. 2.12 показана схема 21-разрядного ре-

гистра адреса.

Рис. 2.12. Пример построения центрального процессора

на базе МП Intel 8086

Вторая задача решается с помощью двунаправленных

шинных формирователей с тремя устойчивыми состояниями,

которые усиливают сигналы системной шины данных.

Третья задача может быть решена с помощью комбинаци-

онных логических схем, которые формируют требуемые управ-

ляющие сигналы на основе сигналов RD, WR и M/IO, вырабаты-

ваемых МП. Если в системе используется адресное пространст-

во ввода-вывода, изолированное от пространства памяти, то це-

лесообразно сформировать сигналы, аналогичные сигналам на

выходах системного контроллера. Если же в микропроцессорной

системе ввод-вывод организован с отображением на память, то

сигнал M/IO не используется, и на ЗУ и ВУ подаются сигналы

RD и WR после усиления.

Используемые усилители и формирователи должны обес-

печивать три выходных состояния, чтобы можно было органи-

зовать прямой доступ к памяти (ПДП). В этом случае после пе-

ревода МП в состояние захвата усилители переходят в третье

состояние по сигналу РМ (BUSEN), поступающему от контрол-

лера ПДП. Если захват шин и обмен данными по каналу ПДП не

предусмотрен, то необходимость в таком переключении отпада-

ет.

Подключение блоков памяти. При подключении ЗУ

к шинам микропроцессорной системы необходимо обеспечивать

передачу как двухбайтовых слов, так и отдельных байтов.

С этой целью память выполняется в виде двух банков (рис.

2.13): младшего, подключаемого к линиям данных D7–D0 и со-

держащего байты с четными адресами (А0 = 0), и старшего, со-

единенного с D15–D8 и содержащего байты с нечетными адре-

сами (А0 = 1). Чтобы каждое слово передавалось за один цикл

шины, слова располагают только с четных адресов. Напомним,

что адресная линия А0 совместно с линией разрешения старше-

го банка ВНЕ обеспечивает следующие варианты пересылок по

шине данных:

А0 = 0, ВHЕ = 0 – пересылается слово;

А0 = 0, ВНЕ = 1 – пересылается только младший байт;

А0 = 1, ВHЕ = 0 – пересылается только старший байт;

А0 = 1, ВHE = 1 – устройство не выбрано.

Выработка сигнала ВHЕ и указанный порядок пересылок

реализуются микропроцессором автоматически.

При чтении из ЗУ в любом случае на шину данных будет

подаваться слово, из которого МП при необходимости выберет

требуемый байт и поместит его в регистр, указанный в выпол-

няемой команде. Поэтому сигналы ВНЕ и А0 на постоянное ЗУ

(ПЗУ, на рис. 2.13 – память программ) не подаются. При записи

в ЗУ (на рис. 2.13 – память данных) необходимо различать стар-

ший и младший байты, иначе может происходить разрушение

информации, хранящейся в соседнем байте. Для этого сигналы

BHE и А0 подаются на входы CSH и CSL выбора старшего и

младшего банков ОЗУ.

Рис. 2.13. Пример подключения подсистемы памяти

в микропроцессорной системе

Процесс обращения к ПЗУ стробируется сигналом MEMR,

а к ОЗУ – сигналами МЕМR и МЕМW, объединенными с помо-

щью логического элемента И-НЕ.

При подключении внешних устройств также возникает

проблема передачи слов или отдельных байтов по шине данных

(ШД). К устройствам, которые осуществляют обмен байтами и

поэтому подключаются к младшей или старшей половине ШД,

относятся, в частности, все программируемые БИС. В этом слу-

чае отдельно дешифрируются четные и нечетные адреса ВУ, и

полученные таким образом сигналы выбора кристалла подаются

на соответствующие входы БИС. Устройства с четными адреса-

ми подключаются к младшей половине ШД (или ко всей ШД),

а устройства с нечетными адресами – к старшей половине ШД.

3. Арифметический сопроцессор

Intel 8087

3.1. Общие сведения и технические

характеристики

Однокристальный 80-битовый арифметический сопроцес-

сор (АСП) выполнялся по n-МОП технологии. Кристалл микро-

схемы с геометрическими размерами 5,5×5,5 см содержал около

65000 транзисторов и потреблял мощность не более 3 Вт от

источника питания напряжением +5 В. Схема выпускалась в

40-выводном корпусе, синхронизировалась однофазными им-

пульсами с частотой повторения 2–5 МГц от внешнего тактово-

го генератора.

Сопроцессор может быть использован только совместно

с центральным процессором 8086/8088, так как в нем отсутству-

ет механизм выборки команд. Сопроцессор предназначен для

повышения производительности центрального процессора

в среднем в 100 раз при выполнении операций с многоразряд-

ными целыми и вещественными числами. Совмещение микро-

процессора 8086 с сопроцессором 8087 сводится к простым со-

единениям соответствующих выводов без использования допол-

нительных схем.

Сопроцессор содержит четыре 16-битовых, один 64-бито-

вый и восемь 80-битовых регистров. Он имеет 16-битовую шину

данных для связи с ОЗУ и портами ввода-вывода, отображен-

ными на память. Шина адреса имеет 20 разрядов, что позволяет

при передаче данных непосредственно адресоваться к памяти

емкостью до 1 Мб.

Система команд АСП 8087 содержит 68 мнемокодов и по-

зволяет совершать операции над целыми двоичными, двоично-

десятичными и вещественными числами в широком диапазоне

значений. Имеется набор арифметических команд, включающих

сложение, вычитание, умножение и деление, который ориенти-

рован на обработку чисел с высокой точностью. Весьма разно-

образны команды пересылки данных, специальные вычисли-

тельные команды, такие как вычисление квадратного корня,

масштабирование, нахождение тангенса, логарифма и др.

Использование АСП 8087 совместно с микропроцессором

8086 расширяет систему команд последнего до 159 мнемокодов.

3.2. Функциональное назначение выводов

Условное графическое изображение арифметического со-

процессора Intel 8087 показано на рис. 3.1.

Рис. 3.1. Условное графическое обозначение

арифметического сопроцессора Intel 8087

AD15–AD0 (Address/Data) – входы/выходы для формиро-

вания адресов и передачи данных. В течение первой части цикла

шины (Т1) они содержат адрес, а в остальной части цикла (Т2,

Т3, TW, T4) по ним вводятся или выводятся данные. Когда ши-

ной управляет ЦП, выводы AD15–AD0 являются входами.

A19/S6–A16/S3 (Address/State) – выходы для формирова-

ния четырех старших разрядов адреса в течение первой части

цикла шины (Т1), в остальной части цикла (Т2, Т3, TW, T4)

имеют постоянные значения S3 = S4 = S6 = 1, S5 = 0. Когда ши-

ной управляет ЦП, эти выводы являются входами.

BHE/S7 (Byte High Enable/State) – выходной сигнал раз-

решения старшего байта шины данных. Значение ВНЕ = 0 уста-

навливается в такте Т1 при чтении или записи данных с исполь-

зованием старших разрядов шины данных D15–D8. Если разря-

ды D15–D8 при передаче данных не используются, то ВНЕ = 1.

В остальной части цикла шины (Т2, Т3, TW, T4) действует вы-

ходной сигнал S7 = 0. Когда сопроцессор не управляет шиной,

данный вывод используется как вход.

S2–S0 (State) – выходные сигналы кода состояния сопро-

цессора; S2S1S0 = 101 – чтение из памяти; S2S1S0 = 110 – за-

пись в память; S2S1S0 = 111 – пассивное состояние сопроцессо-

ра; остальные комбинации значений не используются. Код со-

стояния выставляется на шину в такте T4 и сохраняет свое зна-

чение в тактах Т1 и Т2. В тактах Т3 и TW, когда входной сигнал

READY = 1, выставляется код пассивного состояния

S2S1S0 = 111. Код состояния используется системным контрол-

лером для формирования соответствующих сигналов управле-

ния при обращениях к памяти. Определенные изменения сигна-

лов S2, S1 или S0 в такте T4 служат для индикации начала цикла

шины, а пассивное состояние в такте Т3 или TW – для индика-

ции конца цикла шины. Когда управление шиной осуществляет

ЦП, эти выводы являются входами.

RQ/GT0 (Request/Get) – вход/выход используется для за-

проса/предоставления доступа к локальной шине ЦП, когда со-

процессору требуется переслать операнд. Этот вывод может

быть использован для запроса/предоставления доступа другому

процессору, который связан с АСП по линии RQ/GT1. Последо-

вательность взаимодействия АСП с ЦП по линии RQ/GT0 со-

стоит в следующем:

1) сопроцессор посылает запрос центральному процессору

в форме отрицательного импульса длительностью, равной одно-

му периоду тактовой частоты, когда ему необходима локальная

шина, либо когда он получает запрос по линии RQ/GT1 от дру-

гого процессора;

2) сопроцессор ожидает сигнала (отрицательного импуль-

са) предоставления шины от ЦП и, получив его, в следующем

такте начинает пересылку операнда по шине либо в этом же так-

те передает этот сигнал по линии RQ/GT1 другому процессору,

запросившему доступ;

3) сопроцессор формирует ответный отрицательный им-

пульс центральному процессору длительностью, равной одному

периоду тактовой частоты, после завершения пересылки опе-

ранда либо по получению ответного импульса по линии RQ/GT1

от другого процессора.

RQ/GT1 (Request/Get) – вход/выход, сигнал запроса/

предоставления шины для связи сопроцессора с другим процес-

сором, использующим локальную шину.

Если сопроцессор не управляет локальной шиной в момент

прихода запроса по линии RQ/GT1 от другого процессора, то

этот запрос передается с запаздыванием на один такт синхрони-

зации. Сигнал предоставления шины от ЦП и ответный сигнал о

завершении доступа другим процессором также передаются со-

процессором с задержкой на один такт синхронизации.

Если сопроцессор управляет локальной шиной, то после-

довательность его взаимодействия с другим процессором по ли-

нии RQ/GT1 состоит в следующем:

1) процессор посылает запрос о предоставлении шины со-

процессору в форме отрицательного импульса длительностью,

равной одному периоду тактовой частоты;

2) во время ближайшего такта Т4 или Т1 сопроцессор по-

сылает сигнал подтверждения (в форме отрицательного импуль-

са длительностью, равной одному периоду тактовой частоты)

запросившему процессору, что свидетельствует об освобожде-

нии локальной шины сопроцессором и переводе его в состояние

ожидания сигнала завершения использования шины от запро-

сившего процессора;

3) после завершения использования шины запросивший

процессор посылает отрицательный импульс длительностью,

равной одному периоду тактовой частоты, сопроцессору, кото-

рый в следующем такте возобновляет работу с локальной ши-

ной.

QS1, QS0 (Queue State) – входные сигналы кода состояния

очереди команд. Они позволяют сопроцессору следить за со-

стоянием очереди команд ЦП с тем, чтобы синхронизировать

начало выполнения очередной команды. Состояние очереди ко-

дируется следующим образом (табл. 3.1).

Таблица 3.1

QS1,QS0 Состояние очереди

00 Очередь не изменилась

01 Первый байт команды взят из очереди

10 Очередь реинизиализировалась (пуста)

11 Очередной байт команды взят из очереди

INT (Interrupt) – выходной сигнал запроса прерывания,

указывающий на возникновение незамаскированной исключи-

тельной ситуации. Обычно этот вывод подключается ко входу

контроллера прерываний.

BUSY – выходной сигнал занятости; сигнал ВUSY = 1 ука-

зывает на то, что сопроцессор выполняет команду. Этот вывод

соединяется с выводом TЕST ЦП, обеспечивая тем самым син-

хронизацию его работы и сопроцессора. В случае возникновения

незамаскированной исключительной ситуации сигнал BUSY ос-

тается активным до тех пор, пока флаг исключительной ситуа-

ции не будет сброшен.

READY – входной сигнал готовности от внешних уст-

ройств. Сигнал RDY подтверждения готовности от памяти или

ВУ синхронизируется тактовым генератором, который форми-

рует сигнал READY для АСП и ЦП.

RESET – входной сигнал сброса (начальной установки),

устанавливающий сопроцессор в начальное состояние. Дли-

тельность сигнала RESET = 1 должна составлять не менее четы-

рех периодов тактовой частоты.

CLK (Clock) – входной сигнал тактовой частоты от генера-

тора тактовых импульсов, осуществляющий временную синхро-

низацию работы сопроцессора. Допустимый диапазон частот

2–5 МГц.

Таким образом, все выводы сопроцессора 8087 (за исклю-

чением BUSY и INT)

имеют обозначение, идентичное выводам

8086. При подключении АСП к 8086 одноименные выводы со-

единяются между собой, выход BUSY подключается ко входу

TЕST, а выход INT – к одному из входов программируемого

контроллера прерываний, используемого в системе.

3.3. Форматы данных

АСП может оперировать данными семи различных фор-

матов:

– целых двоичных чисел (три формата);

– целых двоично-десятичных чисел (один формат);

– вещественных чисел с плавающей точкой (три формата).

Структура форматов, их наименование и примерный диа-

пазон значений приведены на рис. 3.2.