Механов, В.Б. Особенности архитектуры универсальных микропроцессоров

Подождите немного. Документ загружается.

прос по входу INTR принимается лишь по окончании обслужи-

вания немаскируемого прерывания. Однако обслуживание за-

проса маскируемого прерывания может быть разрешено при вы-

полнении подпрограммы обслуживания любого прерывания пу-

тем установки флага IF.

2.6.3. Внутренние прерывания

Внутренние прерывания характеризуются типом прерыва-

ния, который либо предопределен, либо содержится в коде ко-

манды, а также тем, что циклы шины подтверждения прерыва-

ния INTA не формируются и внутренние прерывания не могут

быть запрещены (кроме пошагового прерывания).

Прерывание по ошибке деления (тип 0) генерируется мик-

ропроцессором сразу после выполнения команд деления DIV и

IDIV, если формат частного превышает формат получателя или в

случае деления на нуль. Время реакции МП на прерывание типа

0 и выполнения соответствующей подпрограммы следует учи-

тывать при оценке продолжительности команды деления в наи-

худшем случае.

Пошаговое прерывание (тип 1) вырабатывается автомати-

чески при TF = 1 после выполнения каждой команды или пары

команд, если первая команда изменяет содержимое сегментного

регистра. Обычно это прерывание используется в программах

отладки для реализации покомандного выполнения программы.

При обработке прерывания МП включает в стек регистры F, CS

и IР, а затем сбрасывает флаги IF и TF. Поэтому после вызова

подпрограммы МП работает обычным образом, а не в пошаго-

вом режиме. Подпрограмма обработки пошагового прерывания

обычно осуществляет индикацию внутренних регистров МП и

содержимого некоторых ячеек памяти. Когда подпрограмма за-

вершается, из стека извлекаются прежние состояния флагов, и

МП снова переводится в пошаговый режим работы.

В пошаговом режиме МП реагирует на внешние и внут-

ренние прерывания. Обычным путем (с включением в стек реги-

стров CS, IP и F) осуществляется переход на подпрограмму об-

работки возникшего прерывания. Однако до выполнения первой

команды этой подпрограммы распознается пошаговое прерыва-

ние и управление передается подпрограмме обработки пошаго-

вого прерывания типа 1, после завершения которой МП возвра-

щается к выполнению подпрограммы принятого ранее прерыва-

ния.

Прерывание контрольной точки (тип 3) генерируется по

однобайтовой команде INT3. Контрольной точкой может быть

любое место в программе, где нормальное ее выполнение пре-

рывается и производятся некоторые специальные действия. Кон-

трольные точки обычно вводятся при отладке как средство ин-

дикации содержимого регистров, ячеек памяти и портов ввода в

критических местах программы. Эту команду можно также ис-

пользовать, чтобы вставить дополнительный фрагмент про-

граммы без ее повторной трансляции.

Прерывание по переполнению (тип 4) генерируется по од-

нобайтовой команде INTO, если установлен флаг OF.

Прерывание, определяемое пользователем (тип n) при со-

ставлении программы, осуществляется по двухбайтовой команде

INT n, в которой тип прерывания указывается во втором байте

команды. Команда INT n вызывает требуемую подпрограмму,

как и команда CALL, однако при переходе на подпрограмму ко-

манда INT n осуществляет запоминание не только адреса воз-

врата (CS, IP), но и регистра флагов F. При этом выполняется

межсегментный переход, причем адрес подпрограммы распола-

гается не в формате команды или в произвольной ячейке памя-

ти, а в специально сформированной таблице.

2.6.4. Процедура обслуживания прерываний

Связь между кодом, определяющим тип прерывания, и

подпрограммой (процедурой) обслуживания прерывания уста-

навливается с помощью таблицы указателей векторов прерыва-

ний (рис. 2.8).

Рис. 2.8. Указатели векторов прерываний

Полная таблица занимает 1 Кб памяти и содержит 256 эле-

ментов, расположенных по адресам 0–3FF. Каждый элемент n

таблицы содержит два слова, определяющие начальный логиче-

ский адрес подпрограммы. Слово с большим адресом содержит

базовый адрес сегмента, а слово с меньшим адресом – смещение

подпрограммы от начала кодового сегмента. При переходе на

подпрограмму смещение загружается в регистр IР, а адрес сег-

мента загружается в регистр CS. Так как размер каждого эле-

мента таблицы составляет 4 байта, МП вычисляет адрес (смеще-

ние) требуемого элемента путем умножения типа прерывания на

После установления нового содержимого регистров IP и CS

микропроцессор выбирает код операции первой команды под-

программы и затем выполняет обычные действия по заполнению

очереди команд, выполнению команд и обмену данными.

Когда осуществляется переход на подпрограмму обслужи-

вания прерывания, содержимое регистра F вместе с содержи-

мым регистров CS и IP запоминается в стеке, флаг IF, а также

флаг TF сбрасываются. Тем самым автоматически запрещаются

внешние прерывания по входу INT, что нужно, например, для

защиты начального участка подпрограммы, в течение которого

осуществляется включение в стек внутренних регистров МП.

Затем подпрограмма может разрешить внешние прерывания ко-

мандой STI. Кроме того, она может быть прервана запросом на

входе NMI и внутренними прерываниями. Необходимо следить,

чтобы в подпрограмме не возникало прерывание того типа,

который она обслуживает. Например, попытка деления на нуль

в процедуре прерывания из-за ошибки деления приведет к бес-

конечным вызовам этой процедуры.

В конце подпрограммы восстанавливают содержимое ре-

гистров МП, которые были включены в стек в начале подпро-

граммы с целью сохранения данных, относящихся к прерванной

программе. Этот участок подпрограммы следует защитить с по-

мощью команды CLI от прерываний по входу INTR. Подпро-

грамма обработки прерывания должна заканчиваться командой

возврата из прерывания IRET, которой предшествует команда

разрешения прерываний STI. Перед выполнением команды IRET

стек должен быть в том состоянии, в котором он был сразу по-

сле вызова подпрограммы. Тогда эта команда извлекает три

верхних слова из стека в регистры IP, CS и F, что обеспечивает

возврат к команде, которая выполнялась бы в случае отсутствия

прерывания.

2.7. Функционирование микропроцессора

С точки зрения пользователей и со стороны устройств, вхо-

дящих в состав микропроцессорной системы, функционирова-

ние микропроцессора проявляется как переключения сигналов

на выводах, подключенных к внешним шинам. Поэтому выпол-

нение любой программы можно представить последовательно-

стью циклов шины (циклов обмена), в течение которых МП об-

ращается к памяти за командами, а также обменивается данны-

ми с памятью или внешними устройствами. Каждый цикл шины

инициируется устройством шинного интерфейса и содержит че-

тыре обязательных такта Т1–Т4. В такте Т1 выдается адрес на

совмещенную шину адреса/данных, в такте Т2 производится

коммутация направления передачи, в тактах Т3 и Т4 – собствен-

но передача данных.

Если в системе имеются запоминающие или внешние уст-

ройства, которые не могут передавать информацию с макси-

мальной пропускной способностью шины, то с помощью сигна-

ла неготовности RDY = 0 вводится необходимое число тактов

ожидания TW между тактами Т3 и Т4. В зависимости от вы-

бранного способа управления сигналом RDY система может

быть выполнена в виде «нормально готовой» или «нормально

неготовой». Вариант нормально готовой системы характерен

лишь для небольших однопроцессорных систем, в которых

большинство устройств имеют достаточное быстродействие.

При обращении микропроцессора к устройствам с недостаточ-

ным быстродействием последние должны установить сигнал

RDY = 0 не позднее, чем через 8 нс после начала такта Т3 (рис.

2.9,а). В нормально неготовой системе устройства обычно тре-

буют введения тактов ожидания TW. Если же выбрано устрой-

ство, не нуждающееся в этом, то оно должно своевременно

обеспечивать RDY = 1, чтобы после такта Т3 наступил такт Т4

(рис. 2.9,б), т.е. чтобы предотвратить переход МП в состояние

ожидания. Для формирования сигнала RDY сигналы готовности

от устройства подаются в МП через системный генератор.

Цикл шины выполняется, когда требуется заполнить оче-

редь команд или осуществить обмен данными в процессе вы-

полнения команды. Если цикл шины не требуется, то формиру-

ются холостые такты Т1, во время которых устройство шинного

интерфейса остается пассивным. В течение такта Т1 на линиях

S6–S3 микропроцессор сохраняет сигналы состояния от преды-

дущего цикла шины. Если в предыдущем цикле производилась

запись, МП сохраняет на линиях AD записываемые данные до

следующего цикла шины. Если производилось чтение, МП не

управляет линиями до начала следующего цикла шины. Число

холостых тактов зависит от длительности выполняемой команды

и может быть достаточно большим. Так, для команды умноже-

ния байтов, содержащихся в общих регистрах, число тактов Т1

составляет 52–69.

а)

б)

Рис. 2.9. Временные диаграммы сигнала RDY

в «нормально готовой» (а) и «нормально неготовой» (б) системах

В минимальном режиме функционирование микропро-

цессора иллюстрируется временными диаграммами, приведен-

ными на рис. 2.10. Цикл начинается с формирования в такте Т1

сигнала M/IO, определяющего тип устройства (ЗУ или ВУ), к

которому производится обращение для пересылки данных. Дли-

тельность сигнала M/IO равна длительности цикла шины, и он

используется для селекции адреса устройства. В такте Т1 и в на-

чале такта Т2 микропроцессор выставляет адрес ЗУ на линии

А19–А16 и AD15–AD0 либо адрес ВУ на линии AD15–AD0, а

также вырабатывает сигнал ВНЕ, который вместе с А0 опреде-

ляет передачу слова или одного из байтов. Одновременно с этим

МП выдает строб адреса ALE, по спаду которого адрес фикси-

руется во внешних регистрах-защелках. На выходах этих реги-

стров адрес сохраняется в течение всего цикла шины (до записи

нового значения).

Рис. 2.10. Временные диаграммы работы Intel 8086

в минимальном режиме

В такте Т2 происходит переключение шин: на линии

А19/S6– А16/S3 поступают сигналы состояния S6–S3, которые

сохраняются до конца такта Т4. В дальнейшем значения этих

сигналов зависят от вида выполняемого действия (чтение или

запись).

В цикле чтения в такте Т2 линии AD15-AD0 переводятся в

третье состояние до появления данных от адресованного уст-

ройства. В тактах Т2–Т4 вырабатывается сигнал чтения RD = 0,

который указывает этому устройству на необходимость выдачи

данных. Для управления буферами данных

;

которые обычно

подключаются к линиям AD15–AD0, в тактах Т2–Т4 формиру-

ется сигнал DE, разрешающий передачу данных. Направление

передачи данных при чтении определяет сигнал DT/R = 0, дей-

ствующий в течение всего цикла. После выполнения чтения и

установления сигнала RD = 1 микропроцессор заканчивает такт

Т4 следующим образом: линии AD15–AD0 находятся в высоко-

омном состоянии, сигналы M/IO, DE, DT/R, S7–S3 неактивны,

буферы данных отключены от канала.

В цикле записи в такте Т2 адрес на линиях AD15–AD0 за-

меняется данными, предназначенными для записи в адресуемое

устройство. Данные остаются действительными до середины

такта Т4 и сопровождаются сигналом WR = 0, который исполь-

зуется в качестве строба для записи данных в устройство. Сиг-

нал DE = 0 появляется уже в такте Т1 и используется для подго-

товки буферов к передаче данных. Сигнал DT/R = 1, переклю-

чающий буферы на передачу данных в направлении к МП,

удерживается на протяжении всего цикла записи. После уста-

новления WR = 1 такт Т4 заканчивается так же, как и при вы-

полнении цикла чтения.

Таким образом, циклы чтения и записи различаются не

только активными значениями сигналов RD или WR и состоя-

нием сигнала DT/R, но и тем, что в цикле записи сигналы DE и

WR становятся активными раньше и имеют большую длитель-

ность, чем в цикле чтения. Соответственно данные при записи

присутствуют на шине в течение большего промежутка времени,

чем при чтении.

В максимальном режиме работа шины адреса/данных

микропроцессора эквивалентна работе в минимальном режиме.

Как уже отмечалось, в максимальном режиме изменяется значе-

ние восьми управляющих сигналов, в частности МП вырабаты-

вает сигналы состояния S2-S0, на основе которых системный

контроллер формирует необходимые системные управляющие

сигналы. Таким образом, МП в этом режиме работает обяза-

тельно совместно с системным контроллером (рис. 2.11).

Рис. 2.11. Временные диаграммы работы Intel 8086

в максимальном режиме

Код состояния S2–S0 выдается по срезу синхроимпульса в

последнем такте предшествующего цикла, которым может быть

такт Т4 или Т1. В такте Т1 контроллер формирует строб ALE и

устанавливает необходимый уровень сигнала на выходе DT/R.