Аксенов, В.П. Сигнальные процессоры

Подождите немного. Документ загружается.

Рис. 24. Мультиплексирование 16 выводов процессора сигналом MODE C

Второй вариант организации памяти при MODE C = 1 ориентирован на

многопроцессорную систему (рис. 25). Хост-интерфейс позволяет без допол-

нительных микросхем взаимодействовать с хост-процессором системы, в каче-

стве которого может использоваться как процессор семейства ADSP-21xx, так

и другой микропроцессор, например, Motorola 68000 или Intel 8051.

Хост-интерфейс выполнен в виде 16-разрядного параллельного порта

IDMA с прямым доступом к оперативной памяти программ сигнального про-

цессора. Кроме сигналов параллельной шины адреса/данных IAD 15:0 внутрен-

ний порт прямого доступа к памяти IDMA содержит 5 управляющих сигналов

IWR

IRD

, IAL,

IACK

(табл. 4). Обмен информацией происходит с муль-

типлексированием во времени сигналов IAD 15:0. При активном уровне управ-

ляющего сигнала IAL вначале по шине передается 14-разрядный адрес ячейки

памяти. Затем по мультиплексируемой шине IAD 15:0 выполняется цикл записи

или чтения данных, синхронизируемый сигналом

IWR

или

IRD

соответст-

венно. Как и в случае байтовой памяти BDMA, порт IDMA позволяет вести об-

мен данными в фоновом режиме во время выполнения сигнальным процессо-

ром основной программы.

A 13 : 1

Порт IDMA

Программный

счетчик

IAD 15

Мультиплексор

Регистр

данных

A 13 : 1, D2 : 0/ IAD 15: 0

MODE C

ADSP-2189M

Рис. 25. Хост-режим процессора ADSP-2189M

Устройство, подключенное к порту IDMA, начинает передачу или прием

данных с анализа сигнала

IACK

. Если процессор готов к работе в режиме пря-

мого доступа к памяти, то хост формирует сигналы

, IAL для передачи стар-

тового адреса внутренней памяти ADSP-2189M в регистр управления порта.

Устройство записывает (

IWR

) или читает (

IRD

) одно слово и ждет

подтверждения завершения операции, анализируя уровень сигнала

IACK

. За-

кончив обмен блока данных, хост переводит

в высокое пассивное состояние.

Генератор

½х или

резонатор

CLKIN

XTAL

FL0: 2

IRQ2/PF7

IRQL1/PF6

IRQL0/PF5

IRQE/PF4

MODE D/PF3

MODE C/PF2

MODE B/PF1

MODE A/PF0

SPORT

SCLK0

RFS0

TFS0

DT0

DR0

SPORT

SCLK1

RFS1/IRQ0

TFS1/IRQ1

DT1/FI

DR1/FO

Последо-

вательное

устройство

Последо-

вательное

устройство

А0

D23 : 8

BMS

IOMS

PMS

DMS

CMS

BGH

PWD

PWDACK

IDMA-

порт

IRD/D6

IWR/D7

IS/D4

IAL/D5

IACK/D3

IAD15:0

Микропро-

цессор

ADSP-2189M

Таблица 4. Назначение выводов процессора в хост-режиме (при MODE C = 1)

Сигнал Количество

выводов

Направление

Функция

AD15:0

IWR

IRD

IACK

IAL

D23

Вход/выход

Вход

Выход

Вход

Выход

Вход/выход

Шина адреса/данных порта IDMA

Разрешение записи в порт IDMA

Разрешение чтения из порта IDMA

Выбор порта IDMA

Подтверждение порта IDMA

Синхронизация адреса на шине IAD15:0

Адрес внешнего устройства, оверлея, порта BDMA

Данные внешнего устройства, оверлея, порта BDMA

В хост-режиме разрешен доступ ко всей внутренней памяти ADSP-2189M

за исключением 32 регистров управления, расположенных во внутренней памя-

ти данных. Внешняя оверлейная память управляется только одним адресным

сигналом А0 и выполнение программ из этой области невозможно из-за того,

что в этом режиме шина данных ограничена шестнадцатью разрядами D23:8.

Начальная загрузка программы, выполняемой процессором, зависит от

уровней сигналов на четырех входах управления MODE A, MODE B, MODE C,

MODE D во время сброса системы (табл. 5). После окончания импульса сброса

на входе RESET начинается начальная загрузка памяти процессора в соответст-

вии с выбранным режимом работы при условии, что она предусмотрена соче-

танием указанных четырех сигналов управления. По окончании предваритель-

ной записи начинает выполняться программа с команды, расположенной по ну-

левому адресу 0х0000.

Входы управления MODE позволяют пользователю выбрать полный ре-

жим или хост-режим памяти системы с помощью сигнала MODE C, начальную

загрузку - из микросхемы ППЗУ байтовой памяти или из подключенного к

порту IDMA процессора (MODE A), мультиплексирование сигналов на шине

управления и флагов (MODE D). При D = 0 выводы MODE/PF используются

Таблица 5. Режимы начальной загрузки процессора

MODE D

MODE C

MODE B

MODE A

Режим работы

Полный режим. Перед выполнением программы

процессор читает первые 32 слова из порта BDMA

Полный режим. Начальной загрузки нет. Програм-

ма стартует с нулевого адреса внешней памяти.

Хост-режим. Перед выполнением программы

процессор читает первые 32 слова из порта BDMA

Хост-режим. Перед выполнением программы

процессор записывает во внутреннюю память про-

извольное количество слов из порта IDMA.

Хост-режим. Перед выполнением программы

процессор читает первые 32 слова из порта BDMA

Хост-режим. Перед выполнением программы

процессор записывает во внутреннюю память

произвольное количество слов из порта IDMA

процессором как входы управления MODE только во время импульса сброса

RESET . После окончания импульса при выполнении программы они переклю-

чаются и служат входами или выходами флагов PF. Например, вывод MODE C

мультиплексируется и после сброса системы применяется в качестве сигнала

PF2. Если D = 1, то переключение не выполняется и выводы MODE/PF могут

использоваться только как сигналы управления MODE при выполнении про-

граммы. Альтернативное применение функций этих сигналов в данном случае

невозможно.

3.3. Подключение устройств к сигнальному процессору

Внешние устройства (клавиатура, индикаторы, кнопки и т.п.) могут под-

ключаться непосредственно к восьми программируемым выводам процессора –

флагам общего назначения PF0:7. В регистр PFTYPE необходимо записать во-

семь бит, чтобы определить направление сигнала по отдельному флагу (рис.

26). Разряды 15-8 используются портом BDMA и для задания конфигурации

Отличается от MODE D = 0 другим способом формирования сигнала управления J

внешней памяти, 7 соответствует выводу микросхемы PF7, разряд 0 – выводу

PF0. Запись нуля в разряд i настраивает соответствующий сигнал PF

на ввод,

запись единицы – на вывод. 6 младших разрядов PF настроены на вывод, 2

старших – на ввод.

При инициализации программы в регистр PFTYPE занесено двоичное

число 00111111. Следовательно, флаги PF7 и PF6 определены как входы, PF5-

PF0 – выходы. Формирование выходных сигналов и чтение входов флагов вы-

полняется с помощью регистра PFDATA (рис. 27). Содержимое регистра

PFDATA при чтении флагов обновляется синхронно с частотой тактовых им-

пульсов процессора CLKOUT. Те флаги, которые запрограммированы и рабо-

тают на вывод данных, при выполнении команды чтения регистра возвращают

значения выходных сигналов. Номер разряда байта PFDATA соответствует

номеру флага PF. Во время сброса программируемые флаги устанавливаются

по умолчанию на ввод данных. Необходимо запретить прерывания IRQ2, IRQE,

IRQL0 и IRQL1 с помощью регистра IMASK, чтобы разрешить прохождение

сигналов PF4-PF7.

1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1

Рис. 26. Программирование регистра флагов PFTYPE

Рис. 27. Запись и чтение регистра флагов PFDATA

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

DM(0x3FE5)

PFDATA

не используются

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

DM(0x3FE6)

PFTYPE

CMSSEL

BMWAIT

Кроме программируемых входов/выходов общего назначения микросхема

процессора содержит пять флагов FL0, FL1, FL2, FO и FI, предназначенных для

создания многопроцессорных систем и работающих всегда в одном направле-

нии: FL0, FL1, FL2, FO – выходы, FI – вход. Сигналы FO и FI могут исполь-

зоваться, если в системе не задействован последовательный порт SPORT1. Вы-

бор флагов FO, FI или порта SPORT1 выполняется с помощью бита 10 в реги-

стре управления системой, расположенном по адресу 0x3FFF.

Cостояние входного сигнала FI анализируется и учитывается в програм-

ме во время исполнения ассемблерной команды условного перехода “if

FLAG_IN” или “if not FLAG_IN”. В зависимости от уровня сигнала на входе

FI условие выполняется или не выполняется, процессор переходит на разные

участки программы. Флаг устанавливается (FL

= 1) командой SET, сбрасывает-

ся (FL

= 0) командой RESET. Примеры команд на языке ассемблера, рабо-

тающих с флагами FL

и программируемыми флагами PF

, приведены в листин-

ге 1. В одной строке располагается одна команда, которая заканчивается точкой

с запятой. Комментарии выделяются с помощью символов /*, */. Системные

переменные регистров PFTYPE и PFDATA должны быть объявлены в под-

ключаемом файле-заголовке с расширением h.

Листинг 1 Формирование флагов процессора

ax0 = 0xFF3F ;

dm(PFTYPE) = ax0 ; /* 0xFF3F = 1111 1111 0011 1111, PF7, PF6 – входы, PF5-PF0 –

выходы */

/* в регистре PFTYPE задано направление сигналов на выводах PF7-PF0 */

ax0 = 0x0С ;

dm(PFDATA) = ax0 ; /* 0x0С = 0000 1100 */

/* в регистр PFDATA записано число, формирующее сигналы PF5=PF4=P1=PF0=0, PF3=

PF2=1 */

SET FL2; /* установить флаг FL2, т.е. вывести на вывод FL2 напряжение логической

единицы */

RESET FL0; /* сбросить флаг FL0, т.е. вывести на вывод FL0 напряжение логического

нуля */

IF FLAG_IN JUMP MET1 ; /* если FI = 1, то уйти на метку MET1 */

IF MV SET FLAG_OUT, RESET FL1 ; /* если MV = 1 (переполнение МАС), то FO = 1,

FL1 = 0 */

MET1: RESET FL2 ; /* FL2 = 0 */

Порты ввода/вывода с 16-разрядной шиной данных и 11-разрядной ши-

ной адреса А10:A0 позволяют подключить к процессору до 2048 (2

) внешних

устройств. Каждому порту ввода/вывода соответствует свой адрес. Множество

адресов портов занимает целочисленный диапазон от 0 до 2

11 –

1, каждый порт

используется в программе независимо от других. В отличие от флагов процес-

сора подключение внешнего устройства к порту требует применения дополни-

тельных микросхем для дешифрации адреса, запоминания выводимых данных и

коммутации вводимых данных. Обмен данными через порт происходит с по-

мощью команды ввода/вывода IO, аналогичной команде обращения к памяти

микропроцессорной системы.

Пример схемы подключения двух внешних устройств через однонаправ-

ленные порты приведен на рис. 28. Первый параллельный 16-разрядный порт,

состоящий из дешифратора адреса 1 и регистра памяти, работает только на вы-

вод. К нему можно подключить 16-разрядный цифро-аналоговый преобразова-

тель, индикатор и другие устройства вывода с параллельной шиной данных.

Предположим, что первый дешифратор настроен на адрес 0x1FF. Для вывода

данных потребуется следующие две команды

ax0 = 0x1234; /* запись числа в регистр процессора, ax0 = 0001 0010 0011 0100b */

IO(0x1FF) = ax0; /* вывод содержимого регистра ax0 в порт 0x1FF */ .

Во время выполнения команды вывода информации на порт IO(0x1FF)

процессор формирует активные низкие уровни сигналов IOMS, WR на шине

управления, двоичный код 001 1111 1111 – на шине адреса А10:A0. Одновре-

менная подача перечисленных сигналов меняет выходной сигнал дешифратора

и вызывает запись данных во внешний регистр RG с помощью сигнала син-

хронизации С. Поступивший с шины данных ADSP-2189M код 0001 0010 0011

0100 проходит с входов DI на выходы параллельного регистра DO и запомина-

ется на выходе порта до следующего обращения к нему.

Входной порт содержит дешифратор адреса 2 и шинный формирователь

BD. Когда процессор не выполняет команду чтения данных входного порта,

Рис. 28. Однонаправленные порты ввода/вывода

шинный формирователь находится в высокоомном Z-состоянии. Выходы фор-

мирователя DO отключены от входов двунаправленной шины данных процес-

сора. Ввести информацию с порта можно одной ассемблерной командой

ax0 = IO (0х1FE),

где 0х1FE - пример адреса входного порта, на который настроен второй де-

шифратор.

При выполнении команды ввода IO(0х1FE) шинный формирователь вы-

ходит из Z-состояния. Выходные сигналы второго внешнего устройства под-

ключаются через формирователь к параллельной шине данных процессора

D23:8 и запоминаются во внутреннем 16-разрядном регистре ах0.

Для синхронизации работы ADSP-2189M внутренним или внешним гене-

ратором используются выводы микросхемы XTAL, CLKIN, CLKOUT. Если

тактирование выполняется внешним генератором, то его выходной ТТЛ-сигнал

с частотой 37.5 МГц подается на вход процессора CLKIN, вывод XTAL должен

быть свободным и не подключенным ни к плюсу источника питания, ни к об-

щей точке схемы. Внутри микросхемы частота удваивается, образуя тактовую

частоту 75 МГц. Большинство команд процессор выполняет за один команд-

Шинный

формирователь

Регистр

Дешифратор

адреса 1

Дешифратор

адреса 2

Внешнее

устройство 1

Внешнее

устройство 2

ADSP-2189M

IOMS

A10-A0

D23:8

CPU

ный цикл, равный периоду тактовой частоты 13.3 нс. Выходной сигнал

CLKOUT меняется с тактовой частотой 75 МГц.

Вместо внешнего генератора для синхронизации процессора можно ис-

пользовать внутренний генератор тактовой частоты (рис. 29). Частота встроен-

ного тактового генератора задается кварцевым резонатором BQ, который под-

ключается между выводами CLKIN и XTAL по схеме параллельного резонанса.

Емкость внешних конденсаторов С1, С2 зависит от типа резонатора и опреде-

ляется его изготовителем.

Рис. 29. Работа процессора от внутреннего генератора тактовой частоты

Напряжение источника питания можно подавать на микросхему ADSP-

2189M двумя способами. Допускается использование одного источника номи-

налом 2.5 В или двух источников, один из которых обеспечивает напряжением

2.5 В ядро процессора, другой с напряжением 3.3 В применяется для перифе-

рийной части микросхемы (рис. 30).

Рис. 30. Цепи питания и сброса процессора при включении питания

CLKIN

XTAL

CLKOUT

ADSP-2189M

+3.3 В

ВНЕШН

GND

ADM708SAR

RESET

Сброс

VDDINT

10 мкФ

+2.5 В

ВНУТР

GND

VDDEXT

ADSP-2189M

В табл. 6 приведены допустимые отклонения напряжений от номиналь-

ных значений для двух вариантов температурного исполнения процессора.

Входное напряжение логической единицы и логического нуля должно нахо-

диться в диапазоне U

1 ВХ

= 1.5 … 3.3 В, U

0 ВХ

= 0 … 0.6 В. Для сигнала син-

хронизации CLKIN напряжение U

1 ВХ

= 2.0 … 3.3 В. Изготовитель микросхемы

гарантирует, что минимальное выходное напряжение логической единицы со-

ставляет U

1ВЫХ MIN

= 2.0 В при минимальном напряжении питания U

VDDEXT

Если U

VDDEXT

= 3.0 В, то минимальное выходное напряжение U

1ВЫХ MIN

= 2.4 В

соответствует уровню ТТЛ-микросхем. Необходимо учитывать, что выходы

процессора выполнены по КМОП-технологии и не допускают подключения на-

грузки с постоянным током. Номинальный ток потребления от источника

питания составляет 36 мА, в режиме пониженного энергопотребления он

уменьшается до 150 мкА. Входной ток одного вывода процессора составля-

ет 10 мкА.

Таблица 6. Предельные электрические параметры ADSP-2189M

Класс К

диапазон Т = 0 … +70°С

Класс В

диапазон Т = -40 … +85°С

Параметр

минимум максимум минимум максимум

Напряжение U

VDDINT

, В

Напряжение U

VDDEXT

, В

Входное напряжение, В

2.37

-0.3

2.63

3.6

2.25

-0.03

2.75

3.6

Глава 4. ПЕРИФЕРИЙНЫЕ МИКРОСХЕМЫ ПРОЦЕССОРА

4.1. Встроенная и внешняя память

Процессор имеет встроенный контроллер прямого доступа для подключе-

ния внешних микросхем памяти, если 32К слов внутрикристальной памяти

программ и 48К слов данных оказывается недостаточным. Восьмибитный порт