Аксенов, В.П. Сигнальные процессоры

Подождите немного. Документ загружается.

конвейеризация, операнды большинства команд размещаются в регистрах,

применяются теневые регистры при переключении контекста для сохранения

результатов вычислений. Память разделяется на память команд и память дан-

ных в соответствии с гарвардской архитектурой (рис. 13).

Рис. 13. Гарвардская архитектура с раздельными шинами данных и команд

Программа может размещаться только в памяти команд, данные – только

в памяти данных. Если программа реализует алгоритм цифровой фильтрации в

виде векторного уравнения Y = A·X + Y, то она записывается в память про-

грамм. Текущие значения входного сигнала Х, накопленные за определенный

интервал времени, константы вектора А и сумма Y хранятся в памяти данных.

Разрядность кода адреса, кода данных каждой из двух шин должны соответст-

вовать емкости и скорости обмена информацией. Память команд имеет свое

распределение адресов, память данных – свое. При выполнении программы об-

мен с двумя блоками памяти ведется параллельно, что ускоряет работу микро-

процессорной системы, хотя и требует дополнительных затрат из-за усложне-

ния системы. Этим объяснятся соотношение параметров систем - объем памяти

и тактовые частоты сигнальных процессоров меньше, чем универсальных. Ти-

повая структура сигнального процессора приведена на рис. 14.

Особенностью структуры сигнального процессора является аппаратная

поддержка основных операций, необходимых для цифровой обработки массива

дискретных отсчетов входного аналогового сигнала. К основным операциям

Шина данных

Шина команд

Процессор

Память команд

Память данных

Внешние устройства

Рис. 14. Обобщенная структурная схема сигнального процессора

относятся аналого-цифровое и цифро-аналоговое преобразование (АЦП, ЦАП),

выполняемое кодеком, организация массива дискретных отсчетов сигналов в

памяти данных X, Y, умножение, сложение, умножение с накоплением в блоке

MAC (multiply and accumulate), перебор элементов массива в соответствии с

выбранной последовательностью индексов с помощью генератора адреса.

Обычно генератор адреса поддерживает бит-реверсивную адресацию элемен-

тов массива, которая необходима при вычислении быстрого преобразования

Фурье.

Синтезатор тактовой частоты обеспечивает регулирование скорости вы-

полнения программы и потребляемой мощности. Поддержка операций с пла-

вающей запятой может отсутствовать, она включается обычно в 32-разрядные

процессоры. Процессорное ядро часто дополняют средствами тестирования и

отладки с помощью унифицированного интерфейса JTAG. Сторожевой таймер

WDT обеспечивает выход процессора в исходное состояние при зависании про-

граммы. Host-интерфейс применяется в качестве средства связи с компьюте-

Процессорное ядро

Блок управления

Генераторы

адреса

Блок

управления

программой

Синтезатор

тактовой

частоты

Контроллер

прерываний

Блок выполнения команд

с фиксированной

запятой

с плавающей

запятой

МАС

АЛУ

Сопроцессоры:

фильтр-сопроцессор,

сопроцессор цикли-

ческого кода

Блок отладки

и контроля

JTAG,

WDT

Подсистема ввода/вывода

Периферийные устройства:

кодек, таймер, порты ввода/

вывода, host-интерфейс

Подсистема хранения

Память

программ

Память

данных Х

Память

данных Y

Память

загрузки

ром или с другим процессором. Предельное быстродействие достигается за

счет того, что для выполнения каждой операции в структурной схеме организо-

ван отдельный блок, это приводит к значительным аппаратным затратам.

2.4. Способы обмена процессора с внешними устройствами

Обмен данными между памятью и внешним устройством в универ-

сальных, сигнальных процессорах, микроконтроллерах выполняется тремя

различными способами: программный обмен, прерывания, прямой доступ к

памяти (ПДП).

Программный обмен – наиболее простой способ, для которого внешнему

устройству необходим порт подключения и не требуются дополнительные

контроллеры. Ранее рассмотренный пример схемы подключения внешних уст-

ройств на рис. 11 использовал программный обмен. Начало обмена связа-

но с местом расположения команд ввода/вывода в программе. Упрощенная по-

следовательность действий, выполняемая программой, приведена на рис. 15.

Рис. 15. Программный обмен данными с внешним устройством

нет

Ввод сигнала готовности

Выделение в слове бита готовности

Устро

йство готово

да

Ввод/вывод данных

Процессор в линейном порядке выполняет команды обработки данных,

пока не достигнет проверки готовности устройства к обмену. Прочитав 8- или

16- разрядное слово из порта ввода внешнего устройства, программа запомина-

ет его в одном из регистров процессора и анализирует состояние одного сигна-

ла (бита) в слове.

Нулевой уровень бита готовности обычно принимается в качестве при-

знака подключенного устройства и его рабочего состояния. Если бит равен

единице, то предполагается, что устройство не может выполнять обмен с про-

цессором. Условный переход возвращает программу в начало цикла для по-

вторного чтения слова, когда устройство не готово к обмену. Причиной него-

товности может быть отключение ВУ от источника питания или незавершен-

ность предыдущей выполненной операции при обмене с процессором.

Цикл ожидания готовности процессор выполняется до тех пор, пока уст-

ройство не изменит уровень сигнала - с напряжения логической единицы на

уровень нуля. Непосредственный ввода/вывод для обмена через порт про-

грамма осуществляет при условии, что процессор обнаружил готовность внеш-

него устройства. Эффективность системы может быть повышена, если отка-

заться от малопроизводительного ожидания готовности на программном уровне

и передать функцию специальным аппаратным средствам – контроллерам пре-

рываний и ПДП.

Если при программном обмене как начало процедуры, так и непосредст-

венное ее исполнение находятся под управлением программы, то обслуживание

по прерываниям инициируется самим устройством (рис. 16).

Внешнее устройство при необходимости обмена формирует на выходе

короткий импульс – запрос ВУ. Чаще всего сигнал запроса в системной магист-

рали обозначается как IRQ (Interrupt Request).

К контроллеру прерываний подключены линии запросов всех внешних

устройств. Если ни одному устройству обмен не нужен и на входе контроллера

все сигналы запросов IRQ

нулевые, то в этом случае процессор выполняет ос-

Рис. 16. Обработка прерываний от внешних устройств

новную программу, не вызывая процедуры обработки прерываний для вво-

да/вывода данных. В определенный момент времени может поступить один

или одновременно несколько запросов, которые контроллер обнаруживает по

изменению уровня сигнала с нуля на единицу. На процессор поступает запрос

предоставления прерывания IRQ и вектор сигнала с наивысшим приоритетом

при одновременном действии нескольких запросов. Вектор – это двоичное чис-

ло, закрепленное за каждым внешним устройством и соответствующее его но-

меру.

Выполнение основной программы приостанавливается, в стеке автомати-

чески запоминаются ее состояние, адрес последней выполненной команды. С

помощью вектора процессор определяет номер подпрограммы обработки пре-

рывания и запускает ее на выполнение. Тем самым обеспечивается синхрониза-

ция начала обмена с поступлением импульса запроса на обслуживание отдель-

ного внешнего устройства. Адрес ячейки памяти, с которой начинается под-

программа, рассчитывается процессором через вектор. Каждое внешнее уст-

Внешняя

или внутренняя

память

ШД

ША, ШД, ШУ

Адрес

ячейки

Запрос ВУ1

Процессор

Процедуры

обработки

прерываний

от ВУ

в памяти

программ

Запрос ВУ2

Запрос ВУ

Запрос

IRQ

Вектор

Контроллер

прерываний

IRQ0

IRQ1

IRQ

Порт ввода/

вывода

Внешнее

устройство

Память

данных

Регистр

ройство обслуживается отдельной процедурой, содержащей команды ввода или

вывода данных через порт.

После завершения процедуры обработки обмена процессор восстанавли-

вает состояние прерванной основной программы, запомненное в стеке, и про-

должает ее выполнение. В том случае, когда на контроллер поступает одновре-

менно несколько запросов, каждый из них обрабатывается соответствующими

процедурами в том порядке, который определен приоритетом каждого сигнала.

Первым обслуживается запрос с наивысшим приоритетом, последним – сигнал

запроса с самым низким приоритетом. Приоритетность запросов на прерыва-

ние можно устанавливать программно при начальной инициализации контрол-

лера.

Непосредственный обмен данными процессор производит по шине дан-

ных во время выполнения процедуры обработки прерывания по двум маршру-

там ВУ – регистр процессора, регистр процессора – память данных. Каждому

из указанных маршрутов в системе команд процессора соответствует отдельная

ассемблерная команда ввода или вывода. Следует обратить внимание на то, что

в системе обычно нет команд прямого обмена между внешним устройством и

памятью данных. При необходимости выполнить такой обмен в процедуру

включаются две команды, одна из которых использует регистр процессора,

вторая – память данных или ВУ. Процессор при таком способе выполняет

функцию промежуточного элемента, временно хранящего передаваемые или

принимаемые данные по шине данных. Это вносит дополнительную задержку и

снижает максимальную скорость обмена между памятью и внешним устройст-

вом.

Структурная схема обмена в режиме прямого доступа к памяти приведена

на рис. 17. В основе схемы ПДП используется решение непосредственного со-

единения памяти и внешнего устройства для повышения скорости обмена.

Процессор устраняется из маршрута, по которому передаются или принимают-

ся данные.

Рис. 17. Обмен данными с внешними устройствами в режиме ПДП

Перед началом обмена устройство, которому необходим режим прямого

доступа, меняет уровень сигнала DRQ

на входе контроллера и запрашивает

разрешение процессора на предоставление режима с помощью сигнала DRQ.

Если на вход контроллера поступает одновременно несколько запросов,

то он выберет одно устройство с самым высоким приоритетом, которое будет

обслужено первым. Закончив выполнение текущей команды, процессор сохра-

няет текущее состояние основной программы в стеке, переводит выводы шин

адреса, данных, управления в Z-состояние и формирует ответный сигнал под-

тверждения контроллеру, который говорит о том, что шины системной магист-

рали освобождены. На время обмена в ПДП функции формирования сигналов

шин передаются контроллеру. Процессор в это время не управляет системной

магистралью и обычно останавливает выполнение программы. В некоторых

процессорах допускается продолжение работы программы, если они не требу-

ют передачи данных по внешним шинам.

Операция ПДП сводится к пересылке информации из внешнего устройст-

ва в память или же из памяти во внешнее устройство. Контроллер ПДП осуще-

ствляет обмен по системной магистрали без всякого участия процессора. Про-

цессор предварительно должен сообщить контроллеру ПДП, откуда брать ин-

формацию и куда ее помещать. Также известен объем блока передаваемых дан-

ША, ШД, ШУ

Запрос ВУ1

Внешние

устройства

Запрос ВУ2

Запрос ВУ

Контроллер

ПДП

DRQ

-1

Подтвер-

жденние

Процессор

Запрос

DRQ

Память

ных в байтах и адрес ячейки памяти, с которой должен начинаться обмен. Кон-

троллер ПДП может считаться специализированным процессором, который от-

личается тем, что сам не принимает информацию и не передает ее.

Когда пересылка блока информации будет закончена, процессор возвра-

щается к прерванной программе, продолжая ее с той точки, где ее временно

приостановил контроллер. Это похоже на обслуживание прерываний с тем от-

личием, что процессор не участвует в обмене. Теоретически обмен с помощью

прямого доступа обеспечивает более высокую скорость передачи информации,

чем программный обмен, однако на практике это преимущество реализуется не

всегда из-за ограниченной пропускной способности магистрали. Необходи-

мость программного задания параметров контроллера также снижает его эф-

фективность. Наличие в микропроцессорной системе встроенного контроллера

ПДП обеспечивает высокую скорость обмена и максимальное преимущество в

сравнении с другими способами, т.к. его параметры учитывают особенности

работы процессора и других элементов конкретной системы.

Глава 3. СИСТЕМНЫЙ ИНТЕРФЕЙС ADSP-2189M

3.1. Структура процессора ADSP-2189M

Однокристальный процессор ADSP-2189M в 100- или 144-выводном

корпусе использует модифицированную гарвардскую архитектуру, кото-

рая предполагает раздельные адресные пространства памяти программы и па-

мяти данных, позволяет хранить данные в памяти программы (рис. 18). Про-

цессор содержит ядро 2100 (три вычислительных блока, генераторы адреса и

программный секвенсор), два последовательных порта, 16-разрядный внутрен-

ний порт прямого доступа DMA, 8-разрядный порт DMA, порты ввода-вывода

внешних сигналов, программируемый таймер, систему обработки прерываний,

встроенную статическую память программ и данных.

Рис. 18. Блок-схема ADSP-2189M

Все устройства микропроцессора – 16-разрядные и оперируют с данными

в формате с фиксированной запятой. Числа представляются либо как без-

знаковые, либо в дополнительном коде. 14-разрядная шина адреса памяти про-

грамм позволяет получить прямой доступ к 16К слов (24-битовых) памяти про-

грамм. Шина данных памяти данных является 16-разрядной. На кристалле про-

цессора расположено 32К слов памяти программ и 48К слов (16-битовых) па-

мяти данных.

При тактовой частоте 75МГц производительность процессора составляет

75 миллионов команд в секунду (75 MIPS), время командного цикла –

13.3 нс. За один цикл ADSP-2189M может сгенерировать адрес следующей ко-

манды программы, выбрать следующую команду, выполнить два обмена дан-

ных, обновить два указателя адреса, выполнить вычислительную операцию, пе-

Ядро

ADSP-2100

Адресные

генераторы

DAG1

DAG2

Секвенсор

Шина данных памяти данных

АЛУ

МАС

Устройство сдвига

Блоки арифметики

Шина данных памяти программы

Шина адреса памяти программы

Шина адреса памяти данных

Память

программ

Память

данных

Последоват.

порты

SPORT 0

SPORT 1

Таймер

Программируемые входы,

выходы, выводы флагов

Работа с расширенной

памятью

Внешняя шина

адреса

Внешняя шина

данных

Контроллер

ПДП

или работа

с хост-процессором

Внешняя шина

данных

Внутренний

порт ПДП

редать или принять данные от двух последовательных портов и обновить ре-

гистр таймера. С точки зрения программиста сигнальный процессор представ-

ляет собор набор программно-доступных регистров (рис. 19).

РM – память программ (program memory), DM – память данных (data memory)

Рис. 19. Программная модель процессора ADSP-2189M

0x3FFD

0x3FFC

0x3FFB

TPERIOD

TCOUN

TSCALE

Таймер

0x3FFF

0x3FFE

Регистр

управления

системой

SCR

Управление

внешней

памятью

и портами

Интерфейс

памяти

DMOVLAY

PMOVLAY

Последовательный

порт

SPORT

RX0 TX0

Многоканальный

обмен

0x3FFA

0x3FF9

0x3FF8

0x3FF7

RX 31

RX 15-0

TX 31

TX 15-0

0x3FF6

0x3FF5

0x3FF4

0x3FF3

Control

SCLKDIV

RFSDIV

Autobuffer

Управление

портом

Последовательный

порт

SPORT

RX1

TX1

0x3FF2

0x3FF1

0x3FF0

0x3FEF

Control

SCLKDIV

RFSDIV

Autobuffer

0x3FE0

0x3FE1

0x3FE2

0x3FE3

0x3FE4

IDMA c

ontrol

BIAD

BEAD

BDMAc

ontrol

BWCOUNT

Регистры ПДП

Программируе-

мые флаги

0x3FE5

0x3FE6

PFDATA

PFTYPE

Порты ПДП,

флаги

Секвенсор

Стек

цикла

4 ×18

Регистр

прерывания

ICNTL

Программный

счетчик РС,

стек 16

×14

18 5 14

14 16 8

OWRCNTR

CNT

Стек

4 ×14

IFC

SSTAT

IMASK MSTAT ASTAT

STATUS STACK

10 7 8

АЛУ

АХ0 АХ1

0 А

MХ0 MХ1

MY0 MY1

MR2 MR1 MR0

Устройство

сдвига

SR1 SR0

Обмен между ши-

ми шисдвига

РХ

Ядро ADSP-2100

DAG1 DAG2

(только адрес DM) (адрес DM и PM)

14 14 14