Кагиров Р.Р. Лекции по Организации ЭВМ

Подождите немного. Документ загружается.

меньшими таймингами, работающая даже на более низкой тактовой частоте.

Все дело в том, что, как мы уже упоминали, оперативная память работает

синхронно с системной шиной, поэтому память с частотой, не кратной частоте

системной шины и с пропускной способностью, превышающей пропускную

способность системной шины никаких преимуществ перед более дешевой не

имеет.

Кроме организации страничного доступа с пакетной обработкой данных,

в SDRAM-памяти используется деление всей памяти на четыре независимых

банка (BankO, Bankl, Bank2, Bank3), что позволяет совмещать выборку данных

из одного банка с установкой адреса в другом банке, то есть одновременно

могут быть открытыми несколько страниц. Доступ к этим страницам

чередуется (Bank Interleaving), что приводит к устране¬нию задержек и

обеспечивает создание непрерывного потока данных.

Память принято характеризовать различными параметрами, важнейшим

из которых является пропускная способность, определяющая максимальное

количество байтов, передаваемых по шине данных за одну секунду. Чтобы

определить пропускную способность памяти, частоту шины памяти (то есть

частоту, с которой может происходить считывание данных) нужно умножить на

количество байтов, передаваемых за один такт. Память SDRAM имеет 64-

битную (8-байтную) шину данных, поэтому пропускная способность SDRAM -

памяти определяется по формуле:

Пропускная способность (Мбайт/с) = Частота шины памяти (МГц) х 8 байт

К примеру, для памяти SDRAM PC100 с тактовой частотой 100 МГц

пропускная способность составляет 800 Мбит/с, а для памяти SDRAM РС133 с

тактовой частотой 133 МГц — 1066 Мбит/с. Относительно пропускной

способности памяти отметим, что здесь имеется в виду только режим

страничного пакетного доступа, то есть когда данные считываются на каждом

такте. Если же речь идет о произвольной выборке данных, расположенных в

разных строках, то необходимо учитывать, что для доступа к каждому такому

элементу данных требуется несколько подготовительных циклов, количество

которых определяется суммой RAS to CAS Delay и CAS Latency.

Память DDR SDRAM

Память SDRAM в компьютерных системах постепенно сменил другой

тип синхронной динамической памяти — Double Data Rate SDRAM (память с

удвоенной скоростью передачи данных). Как известно, увеличение тактовой

частоты в два раза ведет к двойному увеличению скорости передачи данных,

однако повышение частоты работы ядра памяти связано с определенными

трудностями. Прежде всего, сказывается инерционность конденсатора —

основного элемента динамической памяти. Кроме того, динамическая память

требует периодической регенерации, чтобы восстанавливать заряды

конденсаторов, что занимает определенное время. Поэтому тактовые частоты

ядра в памяти DDR выросли незначительно: со 100 МГц до 200 МГц. Однако

буферы ввода-вывода (I/O buffer) работают на удвоенной частоте.

Каждая команда чтения приводит к передаче за один такт двух бит в

буфер ввода-вывода. Далее в режиме мультиплексирования по времени эти

биты передаются на шину данных, но уже с удвоенной частотой, то есть за

каждый такт передается по два бита. Фактически передача по шине данных

происходит по положительному и отрицательному фронтам тактирующих

импульсов, что в итоге и приводит к удвоенной скорости передачи. Для

осуществления такого способа передачи необходимо, чтобы каждая команда

чтения приводила к выбору двух битов из массива памяти. Первый бит

выбирается по положительному фронту тактирующего импульса, а второй —

по отрицательному. Такой способ передачи получил название prefetch of 2

(предвыборка 2).

Для передачи двух бит за такт используют две разделенные линии

передачи данных от первичных усилителей к буферам ввода-вывода. После

этого биты данных мультиплексируются по времени и передаются на

удвоенной частоте на шину данных, причем именно в том порядке, в котором

они поступили в буфер ввода-вывода. При этом команды тактируются так же,

как и прежде (то есть как в обычной SDRAM-памяти), по положительному

фронту тактового импульса.

В соответствии со спецификацией память DDR имеет структуру из

четырех независимых банков (как и в памяти SDRAM PC100/133), что

позволяет совмещать выборку данных из одного банка с установкой адреса в

другом банке, то есть можно одновременно иметь несколько открытых страниц.

Кроме того, предусматривается пакетный доступ к данным, а длина пакета

может составлять 2, 4 и 8 элементов. Так как данные могут передаваться два

раза за такт, то величина задержек CAS может оказаться не целой величиной, а

кратной половинке такта. К примеру, на модуле памяти может использоваться

обозначение CL—2,5, то есть CAS Latency составляет 2,5 такта системной

частоты.

С учетом высокой частоты шины памяти для повышения точности

синхронизации сигналов в памяти DDR предпринят ряд мер. Так, сигналы

синхронизации (прямой и инверсный) задаются в дифференциальной форме,

что позволяет снизить влияние смещения уровней на точность синхронизации.

Кроме того, для синхронизации данных используется специальный

двунаправленный стробирующий сигнал DQS, который генерируется

источником данных: при операциях чтения — чипом памяти, а при операциях

записи — контроллером памяти.

Память DDR2 SDRAM

Спецификация DDR2 утверждена сравнительно недавно, но память

такого типа уже поддерживается многими современными наборами микросхем

системной логики. Если следовать схеме именования DDR (Double Data Rate),

то память DDR2 логично было бы назвать QDR (Quad Data Rate), так как

спецификация подразумевает передачу данных в пакетном режиме доступа

четыре раза за один такт. Ядро памяти по-прежнему работает на тех же

тактовых частотах, что и память SDR и DDR. Для получения учетверенной

скорости выборки данных, кроме основного и инверсного синхронизирующего

сигнала, добавляются еще два сигнала (прямой и инверсный), сдвинутые на

полтакта относительно первого синхронизирующего сигнала. Этот метод

получил название prefetch of 4 (предвыборка 4). Биты, поступающие за каждый

такт ядра памяти в буфер ввода-вывода, мультиплексируются по времени и

затем, уже на учетверенной скорости, поступают на шину данных. В памяти

DDR2 используется архитектура из четырех банков с такой же длиной строки

(страницы), как и в памяти DDR. Набор команд DDR2 совместим с набором

команд DDR.

Память FB-DIMM

Важным этапом в развитии технологий оперативной памяти стало

постепенное внедрение технологии FB-DIMM (fully buffered DIMM или

«полностью буферизованная память») в платформах Intel. Если говорить точно,

речь идет о варианте перехода к последовательному интерфейсу между

контроллером памяти и чипами памяти.

Технология FB-DIMM использует установленный на модуле памяти

специальный буфер (хаб), в котором хранятся и команды, и данные. Этот хаб

распределяет обращения к каждому из чипов памяти таким образом, что

одновременно могут обрабатываться два запроса. Поэтому предельную

пропускную способность шины «чипсет — модуль памяти» можно увеличить

минимум в два раза. Такая архитектура попутно снимает ограничения на число

поддерживаемых одним каналом модулей. Точнее говоря, она поднимает

верхний предел до 8 модулей на канал.

Таким образом, на первом этапе платформа Intel будет сочетать

параллельную системную шину и шину памяти FB-DIMM, где происходит

двойное преобразование формата данных. Очевидно, что следующим шагом

станет комбинация последовательной системной шины и модулей FB-DIMM.

Конечной целью является использование последовательной системной шины и

последовательного типа памяти Serial DIMM.

Заметим, что платформа AMD Athlon 64 уже сейчас использует

последовательную системную шину HyperTransport и для нее переход к памяти

с последовательной шиной будет менее болезненным.

Память DR DRAM

Технология Direct Rambus DRAM предусматривает совершенно новый

подход к построению архитектуры подсистемы памяти. Во-первых, разработан

специальный интерфейс Rambus для подключения модулей памяти к

контроллеру. Во-вторых, модули памяти соединены с контроллером

специальными каналами с шириной шины данных 18 (16+2) бит и шины

управления 8 бит. В третьих, разработаны новые модули памяти RIMM.

Каждый канал Rambus способен поддерживать до 32 банков и

теоретически может работать на частоте до 800 МГц. Рабочая частота канала

задается собственным генератором подсистемы памяти. Таким образом, часть

подсистемы памяти работает независимо от тактовых частот остальных

компонентов материнской платы. К контроллеру можно подключить несколько

каналов Rambus. Сам контроллер работает на частоте до 266 МГц, которая

определяется частотой системной шины.

Емкость серийно выпускаемых модулей Rambus DRAM достигает 512

Мбайт, в дальнейшем ожидаются изделия по 1 Гбайт. Так как использование 9-

го бита на каждый байт данных оставлено на усмотрение производителя, одни

фирмы вводят функцию ЕСС, другие увеличивают емкость чипов.

Тактовая частота DR DRAM составляет до 800 МГц, однако данные

передаются по обоим фронтам сигнала, поэтому можно считать, что скорость

обмена удвоена и достигает 1600 МГц. Если к контроллеру подключены два

канала, теоретически пиковая пропускная способность достигает 6,4 Гбайт/с.

Но этот показатель достижим только в теории и для огромных массивов

данных.

На практике начинают проявляться недостатки технологии Rambus,

связанные с ее архитектурой. Например, если операция записи данных должна

следовать за операцией чтения, контроллер вынужден генерировать задержку,

величина которой зависит от физической длины проводников канала Rambus.

Если канал короткий, задержка составит всего один такт (на частоте 400 МГц

около 2,5 нс). В худшем случае, при максимально длинном канале, величина

задержки достигает 12,5 нс. К этому следует прибавить задержки,

генерируемые в самих циклах чтения/записи, поэтому общий итог выглядит

уже не столь радужно даже в сравнении с модулями SDRAM.

Микросхемы памяти на модулях RIMM вынуждено закрыты защитным

кожухом из-за проблем с электромагнитной индукцией и интенсивным

тепловыделением. Rambus рекомендует накрывать группу разъемов RIMM на

материнской плате специальной конструкцией, призванной обеспечить

правильное направление обтекающих потоков воздуха. Видимо, только боязнь

уничтожающей критики не позволила Rambus рекомендовать установку

отдельного вентилятора для охлаждения модулей RIMM, что на самом деле

было бы далеко не лишним.

Фирма Intel сделала надлежащие выводы из опыта эксплуатации первых

систем с памятью Rambus DRAM и практически свернула использование этой

памяти в настольных системах.

Особенности архитектуры памяти

Коррекция ошибок

Ранее практически повсеместно в модулях памяти применялся контроль

четности с целью проверки достоверности информации. Для этого при записи

байта вычисляется сумма по модулю 2 всех информационных битов и результат

записывается как дополнительный контрольный разряд.

В свою очередь, при чтении байта снова вычисляется контрольный разряд

и сравнивается с полученным. Конечно, необходимость размещения лишнего

бита заметно повышала стоимость модулей памяти. Сейчас совершенствование

технологии производства микросхем DRAM сделало такую проверку

излишней.

Выявление и исправление ошибок (ЕСС — Error Checking and Correction)

— этот специальный алгоритм, который заменил контроль четности в

современных модулях памяти. Каждый бит данных включается более чем в

одну контрольную сумму, поэтому при возникновении в нем ошибки возможно

восстановить адрес и исправить сбойный бит. При сбое в двух и более битах

ошибка лишь фиксируется, но не исправляется.

Система адресации

Для адресации ячеек памяти используют особенности матричной

структуры. Полный адрес ячейки состоит из адресов строки и столбца. Для

считывания (записи) информации на микросхему сначала подается сигнал RAS

(Row Adress Strobe — импульс доступа к строке), а затем (одновременно или с

небольшой задержкой) — код адреса строки. После этого через нормируемое

время задержки должен быть подан код адреса столбца, перед которым

проходит сигнал CAS (Column Adress Strobe — импульс доступа к столбцу).

Под временем выборки микросхемы подразумевают промежуток между

сигналами RAS. Следующее обращение к памяти возможно только через

некоторое время, необходимое для восстановления внутренних цепей. Этот

промежуток называют временем перезарядки, причем оно составляет почти

90% от общего времени выборки. Данные из ячеек через усилители поступают

в регистр микросхемы, откуда они становятся доступными после открытия

линии DOUT (Data OUT). При операциях записи данные поступают по линии

DIN (Data IN), а цикл происходит в обратном порядке.

Любое системное устройство, обладающее правом прямого доступа к

памяти (по одному из каналов DMA — Direct Memory Acces), при

необходимости посылает запрос, содержащий адрес и размер блока данных, а

также управляющие сигналы. Так как доступ к памяти по каналам DMA

одновременно могут иметь несколько устройств (например, процессор,

видеокарта с интерфейсом AGP, контроллер шины РСI, жесткий диск),

образуется очередь запросов, хотя каждому потребителю ресурсов памяти

требуются собственные данные, часто расположенные не только в разных

микросхемах, но и в разных банках памяти. Тем самым образуются

значительные задержки при получении/записи данных. Технологии,

позволяющие снизить или обойти перечисленные ограничения, описаны ниже.

Общая структура микросхемы памяти

Упрощенно микросхему памяти можно представить как некий массив

КМОП-транзисторов и конденсаторов, организованных в виде матрицы строк и

столбцов. Запоминающим элементом является конденсатор, а КМОП-

транзистор выполняет функции электронного ключа. Каждый конденсатор

способен хранить информационный бит данных. Например, наличие заряда на

конденсаторе отождествляется с логической единицей, а его отсутствие — с

логическим нулем. Схема памяти на основе конденсаторов обладает одним

недостатком: заряд конденсатора не может сохраняться так долго, как

требуется компьютерной системе. Неизбежно происходит самопроизвольный

разряд конденсаторов, вследствие чего память на основе массива

конденсаторов требует периодической регенерации. Именно поэтому такая

память называется динамической. Для регенерации зарядов конденсаторов

используется схема циклического обращения к ячейкам памяти,

восстанавливающая прежнее состояние. Регенерация в микросхеме происходит

одновременно по всей строке матрицы при обращении к любой из ее ячеек.

Циклы регенерации с определенной частотой (refresh rate) инициируются

специальными логическими схемами. В современных модулях используют

циклы регенерации, именуемые 1K, 2K или 4К, что означает число строк (в

тысячах), обновляемых за один такт. При значении 2К на регенерацию тратится

меньшая мощность и циклы чередуются быстрее, поэтому чаще применяют

именно этот режим.

При считывании данных содержимое одной строки (строка считается

страницей) целиком переносится в буфер, который реализован на элементах

статической памяти. После этого в строке считывается значение (0 или 1)

нужной ячейки и содержимое буфера вновь записывается в прежнюю строку

динамической памяти. Такие переносы данных осуществляются путем

изменения состояния конденсаторов ячеек, то есть происходит процесс заряда

(разряда, если конденсатор был заряжен).

Помимо массива ячеек памяти микросхема содержит декодер адресов

строк и столбцов, который получает сигналы RAS и CAS от контроллера

памяти. Для минимизации размера адресного пакета применено

мультиплексирование адресной линии и подключение к ней буферных

регистров адресов рядов и колонок. Каждый столбец связан с транзисторным

датчиком-усилителем, который обеспечивает считывание нужной ячейки и

восстанавливает ее состояние. Иногда линейка таких датчиков-усилителей

выполняет роль промежуточного буфера при передаче данных. К указанным

элементам необходимо добавить схему регенерации, порты ввода-вывода,

адресные и командные линии.

Внутренние интерфейсы

Все компоненты компьютерной системы соединяются между собой

посредством интерфейса. Это понятие является основополагающим, базовым

для понимания принципов функционирования персонального компьютера.

Интерфейс можно упрощенно представить как совокупность сигнальных линий

(шину), объединенных по назначению (данные, адреса, управление), с

определенными электрическими характеристиками и протоколами обмена

данными. Шина интерфейса обслуживается контроллерами и служебными

устройствами (буфера, регистры, мосты), а также программной оболочкой

(драйверами и операционной системой).

Используемые в настоящее время шины отличаются по разрядности,

способу передачи сигнала (последовательные или параллельные), пропускной

способности, количеству и типу поддерживаемых устройств, а также протоколу

работы. Шины могут быть синхронными (осуществляющими передачу данных

только по тактовым импульсам) и асинхронными (осуществляющими передачу

данных в произвольные моменты времени), а также использовать различные

схемы арбитража (то есть способа совместного использования шины

несколькими устройствами).

Как правило, шины ПК можно представить в виде некой иерархической

структуры — шинной архитектуры. Важнейший принцип шинной архитектуры

компьютеров класса IBM PC — открытость, то есть доступность спецификаций

для всех производителей. Принцип открытой архитектуры обусловил широкое

распространение IBM PC, удобство сборки и модернизации компьютеров,

универсальность, огромный выбор компонентов и сравнительно низкие цены на

комплектующие.

К внутренним традиционно относят интерфейсы, предназначенные для

подключения компонентов, находящихся внутри системного блока

компьютера. Среди внутренних интерфейсов можно выделить системные

шины, которые обеспечивают работу базовых компонентов платформы и не

рассчитаны на подключение каких-либо дополнительных устройств. Например,

к системным относятся шины GTL, HyperTransport, SMBus, V-Link, DMI и

подобные им специализированные интерфейсы.

Системная шина GTL

Появление и развитие системной шины (Front Side Bus, FSB) неразрывно

связано с историей развития архитектуры процессоров компании Intel. Первые

процессоры вообще не имели системной шины, представляя собой «голое»

арифметико-логическое устройство. Нынешняя параллельная системная шина

Gunning Transceiver Logic (GTL) и ее модификации Asynchronic Gunning

Transceiver Logic (AGTL), AGTL+ и GTL+ обслуживает 32-разрядные

процессоры архитектуры Р6 — Pentium 4 (Celeron D). Системная шина

связывает собственно процессор и северный мост НМСЛ. Шина представлена

линиями, подключенными к транзисторам с открытым стоком и

терминированные нагрузочными резисторами. Такая топология обеспечивает

работу на высоких частотах при хорошей устойчивости к помехам. На выводы

шины GTL+ поступает опорное напряжение (GTLREF), которое используется

абонентами шины, чтобы определить, является ли сигнал логическим нулем

или логической единицей. Входные схемы приемников являются

дифференциальными, то есть сигнал воспринимается относительно опорного

уровня.

В целом системная шина объединяет несколько магистралей: данных,

адреса, служебную, питания, в конечном итоге подключенные к разъему

процессора. Разрядность шины данных в значительной мере определяет

производительность процессора. Это параллельная шина, то есть каждый

разряд данных передается по отдельной линии. Чем выше разрядность шины,

тем больше линий. Шина данных в процессоре i286 была 16-разрядной, в

нынешнем процессоре Pentium 4 используется 64-разрядная шина, хотя

исполнительные устройства ядра остаются при этом 32-разрядными. В итоге

число выводов современного процессора для подключения шины данных

увеличилось вчетверо по сравнению с i286.

Вторая группа сигналов, используемых процессором, — адресная. Адреса

описывают номера ячеек памяти, в которых хранятся данные. Чем выше

разрядность адресной шины, тем большее число ячеек памяти можно

использовать для хранения данных, тем больше адресуемая память

вычислительной системы. Шина адреса в процессоре i286 была 24-разрядной,

что позволяло адресовать 16 Мбайт физической памяти. i386, i486 и Pentium