Гудилин А.Е. Архитектура ЭВМ, узлы и подсистемы

Подождите немного. Документ загружается.

этими индикаторами. Схема шифратора (преобразователя кодов) построена на ЛЭ

И-НЕ после выполнения независимой минимизации всех ФАЛ системы.

Полное описание системы ФАЛ преобразователя дано таблицей истинности

(табл. 4), в которую включены все возможные комбинации двоичных символов для

тетрады (четырёх разрядов двоичного кода). Поскольку входной код также являет-

ся кодом двоично-кодированной десятичной системы, то в таблице содержится

шесть кодов, определённых как запрещённые. На запрещённых входных кодах зна-

чения всех выходных ФАЛ

, y

не определены.

Таблица 4

Восьми-

ричный

код

Десятич-

ная цифра

0 0 0 0 0 0 0 0 0 0

0 0 0 1 1 1 0 0 0 1

0 0 1 0 2 × * * * *

0 0 1 1 3 × * * * *

0 1 0 0 4 3 0 0 1 1

0 1 0 1 5 4 0 1 0 0

0 1 1 0 6 1! * * * *

0 1 1 1 7 2 0 0 1 0

1 0 0 0 10 6 0 1 1 0

1 0 0 1 11 7 0 1 1 1

1 0 1 0 12 4! * * * *

1 0 1 1 13 5 0 1 0 1

1 1 0 0 14 9 1 0 0 1

1 1 0 1 15 × * * * *

1 1 1 0 16 7! * * * *

1 1 1 1 17 8 1 0 0 0

В табл. 4 символом × помечены запрещённые коды наборов входных перемен-

ных шифратора, которым не соответствует никакая цифра десятичной системы

счисления. Символом

! помечены цифры десятичной системы счисления, которым

соответствует несколько кодов наборов входных переменных. Эти коды отнесены к

запрещённым, на которых выходные ФАЛ не определены. На всех запрещённых

кодах выходные ФАЛ не определены, что в табл. 4 отмечено символом *.

Рис. 5.1. Пример минимизация выходных ФАЛ шифратора

Независимая минимизация частично определённых выходных ФАЛ выполнена

с использованием диаграмм Вейча (рис. 5.1). Дополнительная практическая цен-

ность результатов минимизации частично определённых ФАЛ заключается в воз-

можности оптимального подбора доопределения этих ФАЛ, так чтобы получить

самое простое аналитическое описание минимизированной ФАЛ. На диаграммах

Вейча коды наборов входных переменных, на которых ФАЛ имеет единичное зна-

чение помечены кружком. После минимизации все ФАЛ записываются в аналити-

ческом виде:

;

233

xxy

;

230122

xxxxxy ∨=

7 5 1 *3

*6 4 0 *2

*16 14 10 *12

17 *15 11 13

7 5 1 *3

*6 4 0 *2

*16 14 10 *12

17 *15 11 13

7 5 1 *3

*6 4 0 *2

*16 14 10 *12

17 *15 11 13

7 5 1 *3

*6 4 0 *2

*16 14 10 *12

17 *15 11 13

Рис. 5.2. Схемная реализация преобразователя кода 63–21 в код 8421

Учитывая широкую распространённость на практике ЛЭ Шеффера, запишем

формулы для минимизированных ФАЛ в базисе И-НЕ.

;

1230231231

xxxxxxxxxy ∨∨=

02020

xxxxy ∨=

+5 В

1 К

После преобразования для реализации в базисе И-НЕ (ЛЭ Шеффера) эти фор-

мулы принимают вид:

Содержание работы

1. Заполнить таблицу истинности для заданного варианта шифратора.

2. Выполнить независимую минимизацию всех выходных ФАЛ преобразова-

теля кодов.

3. Записать все минимизированные выходные ФАЛ в аналитической форме

для базиса И-НЕ.

4. Набрать схему реализации преобразователя заданного входного кода в тре-

буемый выходной код из библиотечных элементов и измерительных приборов про-

граммы.

5. Запустить процесс моделирования схемы.

6. Задавая все комбинации входных переменных (коды) переключателями, за-

писать все значения выходных ФАЛ, соответствующих этим комбинациям.

7. Задать все запрещённые комбинации входных переменных и записать соот-

ветствующие им значения выходных ФАЛ.

8. Заполнить таблицу истинности для заданного варианта преобразователя ко-

дов (шифратора) по экспериментальным данным.

Содержание отчёта

Отчёт должен содержать результаты исследования двух схем по следующим

пунктам.

1. Таблицу истинности для заданного варианта шифратора.

2. Описание минимизации всех ФАЛ с использованием диаграмм Вейча.

3. Аналитическое описание минимизированных ФАЛ для базиса И-НЕ.

4. Принципиальную схему исследования реализации заданного варианта пре-

образователя кода, собранного из ЛЭ И-НЕ.

;

233

xxy

02020

xxxxy =

230122

xxxxxy =

;&&

1230231231

xxxxxxxxxy =

5. Таблицу истинности, полученную в результате экспериментального иссле-

дования схемы реализации заданного варианта шифратора, построенного на логи-

ческих элементах И-НЕ.

6. Выводы по результатам исследований, выполненных в настоящей работе.

Лабораторная работа № 6

СХЕМЫ РАВНОЗНАЧНОСТИ КОДОВ

Цель работы

: изучение принципов построения схем сравнения кодов и при-

мера их практического использования как неполных перенастраиваемых дешифра-

торов адресов страниц памяти или адресов портов ввода/вывода.

Определение: схема равнозначности кодов является частным случаем схем

сравнения кодов и выполняет формирование выходного логического сигнала при

равенстве входного произвольно задаваемого на разрядные входы кода установ-

ленному коду, фиксированному на других разрядных входах. На рис. 6.1 изображе-

на схема равнозначности двух четырёхразрядных кодов.

Описание схемы исследования

Рис. 6.1. Схема равнозначности четырёхразрядных кодов

+5 В

1 К

Для задания всех возможных комбинаций входного кода (наборов значений

входных переменных) используются четыре переключателя из библиотеки комму-

тационных элементов программы. Эти входные коды поразрядно сравниваются с

нулевыми значениями разрядов фиксированного кода с помощью ЛЭ «ИСКЛЮ-

ЧАЮЩЕЕ ИЛИ» (XOR) из библиотеки логических элементов программы. Эти ЛЭ

формируют единичные сигналы на выходе тогда, когда значения логических сиг-

налов на их входах имеют различное значение. При одинаковых значениях вход-

ных сигналов этот ЛЭ формирует нулевой сигнал. Наличие на выходах всех ЛЭ

«СЛОЖЕНИЕ ПО МОДУЛЮ 2» единичных сигналов обнаруживается при под-

ключении выходов этих ЛЭ на входы ЛЭ И-НЕ.

Таким образом, выходной сигнал ЛЭ И-НЕ принимает нулевое значение толь-

ко в том случае, когда входной код является обратным фиксированному коду на

вторых входах ЛЭ XOR. Такая схема неравнозначности может использоваться как

неполный дешифратор n×1. Варианты задания фиксированных кодов приведены в

табл. 5.

На рис. 6.2 изображена схема равнозначности, реализованная с помощью се-

рийных микросхем 4030 (К561ЛП2) и микросхемы 7420 (К155ЛА1). В состав мик-

росхемы К155ЛА1 (7420) входят два логических элемента 4И-НЕ (четырёхвходо-

вый ЛЭ И-НЕ), поэтому второй ЛЭ из её состава используется как источник лог. 1

для задания нужных значений разрядных цифр кодов.

Таблица 5

Варианты задания значений фиксированных кодов

№ вар 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

Код 0 1 2 3 4 5 6 7 8 9 A B C D E F

Содержание работы

1. Заполнить таблицу истинности для ЛЭ «СЛОЖЕНИЕ ПО МОДУЛЮ 2».

2. Подключить входы задания фиксированного кода в соответствии с вариан-

том задания.

3. Набрать схему задания сравниваемых кодов с использованием коммутаци-

онных элементов.

4. Набрать схему равнозначности четырёхразрядных кодов.

5. Запустить процесс моделирования схемы.

6. Задавая все комбинации входных переменных (коды) переключателями, за-

писать все значения выходной ФАЛ, соответствующих этим комбинациям.

Рис. 6.2. Схема равнозначности с использованием серийных микросхем

4030 (К561ЛП2) и 7420 (К155ЛА1).

7. Заполнить таблицу истинности для заданного варианта схемы равнозначно-

сти кодов по экспериментальным данным.

8. Повторить пункты.2–7 для схемы равнозначности, набранной с использова-

нием серийных микросхем 4030 (К561ЛП2) и микросхемы 7420 (К155ЛА1).

Индикация значений разрядов фиксированного кода, сравниваемого входного

кода и значений выходной ФАЛ выполняется цветовыми индикаторами програм-

мы.

Содержание отчёта

Отчёт должен содержать результаты исследования двух схем по следующим

пунктам.

1. Таблицу истинности ЛЭ «СЛОЖЕНИЕ ПО МОДУЛЮ 2».

+5 В

DD1 К561ЛП2

DD2 К155ЛA1

2. Схему равнозначности для заданного варианта фиксированного кода на ЛЭ

«СЛОЖЕНИЕ ПО МОДУЛЮ 2» и ЛЭ И-НЕ.

3. Схему равнозначности для заданного варианта фиксированного кода, соб-

ранную на микросхемах 4030 (К561ЛП2) и 7420 (К155ЛА1).

5. Таблицу истинности, полученную в результате экспериментального иссле-

дования схем равнозначности.

6. Выводы по результатам исследований, выполненных в настоящей работе.

Лабораторная работа № 7

СУММАТОРЫ С ПОСЛЕДОВАТЕЛЬНЫМ ПЕРЕНОСОМ

Цель работы

: изучение принципов построения схем параллельных комбина-

ционных сумматоров двоичных чисел и примера многоразрядного комбинационно-

го сумматора с последовательным переносом.

Определение: сумматор выполняет арифметическое сложение двух чисел,

представленных позиционным параллельным двоичным кодом. Сумматор с после-

довательным переносом строится из одноразрядных сумматоров, по одному на ка-

ждый разряд слагаемых, при последовательном распространении переносов из пре-

дыдущего разрядного сумматора в последующий.

Так как одноразрядный сумматор формирует значения разрядной суммы, как

соответствующие значения выходной булевой функции, и значения переноса в

старший разряд, как соответствующие значения другой выходной булевой функ-

ции, то схема комбинационного сумматора является реализацией системы булевых

функций.

Таблица 6

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

В табл. 6 даны описания двух булевых функций (разрядной суммы s

и перено-

са в старший разряд p

) от трёх переменных (x

– двоичная цифра в разряде одного

слагаемого, y

– двоичная цифра в разряде другого слагаемого и z

– значение вход-

ного переноса одноразрядного сумматора).

ФАЛ s

не минимизируется, а минимизированная ФАЛ:

= x

∨x

∨y

. (7.1)

Рис. 7.1. Схема одноразрядного сумматора с последовательным переносом

Замечательным свойством этой ФАЛ является то, что в описание функции не

входит ни одна переменная со знаком инверсии, что значительно упрощает схему

её реализации. По табл. 6 заметим, что

. ; ;

iiiiiiiiiiiiiii

zyxzpzyxypzyxxp ===

ФГ

– 0 +

& 1

ЛА

С использованием этих соотношений ФАЛ разрядная сумма

Описание схемы исследования

На рис. 7.1 изображена схема одноразрядного сумматора с последовательным

переносом, соответствующего описанию (7.1), (7.2). Для задания всех возможных

кодов значений разрядных цифр и кодов входного переноса (наборов значений

входных переменных) используется генератор кодов GK – четырёхразрядный дво-

ичный счётчик из пользовательской библиотеки, построенный в лабораторной ра-

боте № 1.

На рис. 7.2 изображена схема двухразрядного сумматора с последовательным

переносом. Одноразрядный сумматор (см. рис.7.1) средствами программы преоб-

разован в библиотечный элемент SUM1 и помещён в пользовательскую библиоте-

ку.

Рис. 7.2. Схема двухразрядного сумматора с последовательным переносом

Количество разрядов сумматора с последовательным переносом может быть

любым и на практике ограничивается лишь увеличенной задержкой формирования

ФГ

– 0 +

SUM1

ЛА

(7.2) .)(

iiiiiiii

zyxzyxps ∨∨∨=