Гудилин А.Е. Архитектура ЭВМ, узлы и подсистемы

Подождите немного. Документ загружается.

1. Две принципиальные схемы исследований реализаций ФАЛ (неминимизи-

рованной и минимизированной).

2. Временную диаграмму работы схем реализации ФАЛ.

3. Формулы, описывающие заданную неминимизированную ФАЛ в аналити-

ческом и числовом виде.

4. Формулы, описывающие заданную ФАЛ после минимизации в аналитиче-

ском виде.

5. Выводы по результатам исследований, выполненных в настоящей работе.

Лабораторная работа № 3

ПОЛНЫЕ ДВОИЧНЫЕ ДЕШИФРАТОРЫ-ДЕМУЛЬТИПЛЕКСОРЫ

Цель работы:

изучение принципов построения полных двоичных дешифрато-

ров, методов увеличения размерности и примеров их практического использования.

Определение: полным двоичным дешифратором называется комбинационная

схема, имеющая n входов и 2

выходов и реализующая на каждом выходе ФАЛ,

представляющую собой конституенту 1 K

(X) n переменных, где X = x

n–1

n–2

…x

–

двоичный код набора входных переменных, i = 0, 1, 2,…,2

n–1

Таким образом, в полном дешифраторе каждому коду наборов входного сиг-

нала соответствует выходной сигнал, равный единице (или иногда равный 0), толь-

ко на одном выходе.

Дешифратор может быть и неполным, реализующим только m < 2

конститу-

ент 1.

Дешифраторы являются преобразователями кодов, выполняющих преобразо-

вание входных двоичных кодов в выходной унитарный код. Унитарный код двоич-

ного n – разрядного числа представляется 2

разрядами, только один из разрядов

которого равен 1 (или 0). Условное описание дешифратора задаётся формулой n

×m

(n на m), для полного дешифратора это формула n

×2

. Примерами полных являются

дешифраторы: 1

×2, 2×4, 3×8, 4×16.

Описание схемы исследования

На рис. 3.1 приведена схема исследования полного дешифратора-демуль-

типлексора 3

×8. Для задания всех возможных наборов значений входных перемен-

ных используется генератор кодов GK – четырёхразрядный двоичный счётчик из

пользовательской библиотеки, построенный в лабораторной работе № 1.

В состав дешифратора-демультиплексора входит четыре инвертора и восемь

четырёхвходовых ЛЭ Шеффера (И-НЕ). Четвёртые входы ЛЭ объединены и на них

подан сигнал управления выходными сигналами всех ЛЭ.

Рис. 3.1. Схема исследования дешифратора-демультиплексора 3

×8

Этот сигнал называется «Разрешение выхода» (английская аббревиатура – OE).

В схеме рис. 3.1 с GK этот сигнал имеет низкий активный уровень. Этот сиг-

нал в схеме интерпретируется как входной сигнал, который демультиплексируется

на все выходы дешифратора. Активный уровень выходного сигнала появляется на

том выходе, адрес которого указан кодом на входах

дешифратора.

ФГ

– 0 +

ЛА

Для получения полной временной диаграммы работы дешифратора-демуль-

типлексора на экране логического анализатора нужно, чтобы ЛА имел 12 входов.

Поскольку ЛА в программе версии 4.1 имеет всего 8 входов, то предлагается вы-

полнить переключение четырёх входов ЛА с выходов одной группы из четырёх ЛЭ

дешифратора на выходы другой группы из четырёх ЛЭ во время выполнения ис-

следования схемы дешифратора. На рис. 3.1 это переключение изображено пунк-

тирными и штрихпунктирными линиями.

На рис. 3.2 показан пример, как расширения размерности дешифратора от 3

×8

до 4

×16, так и практического применения дешифраторов для реализации функций

алгебры логики, например для ФАЛ, рассмотренной в лабораторной работе № 2.

Для такой реализации необходимо доопределить частично определённую ФАЛ, как

имеющую нулевые значения на запрещённых наборах и не минимизировать имею-

щуюся функцию, поскольку в состав полного дешифратора входят ЛЭ, реализую-

щие все конституенты 0 от заданного количества логических переменных. Доопре-

деление ФАЛ, как имеющей нулевые значения на запрещённых наборах перемен-

ных, уменьшает количество входов у дизъюнктора, выполняющего объединение

выходных активных сигналов дешифратора низкого уровня.

Аналитическое описание реализуемой ФАЛ имеет вид

F = 0v3v6v7v13.

Содержание работы

1. Набрать схему реализации полного дешифратора-демультиплексора 3

×8 из

библиотечных элементов и измерительных приборов программы.

2. Установить параметры сигнала прямоугольной формы с выхода функцио-

нального генератора.

3. Запустить процесс моделирования схемы.

4. Изучить временные диаграммы работы полного дешифратора-демульти-

плексора 3

×8 с помощью логического анализатора.

5. Набрать схему реализации принципиальной схемы ФАЛ из двух библиотеч-

ных интегральных схем дешифраторов-демультиплексоров 3

×8 74138 (К155ИД7),

которые образуют дешифратор-демультиплексор 4

×16, одной восьмивходовой схе-

мы И-НЕ 7430 (К155ЛА2) и измерительных приборов программы.

6. Запустить процесс моделирования схемы.

7. Изучить временные диаграммы работы схемы реализации полностью опре-

делённой неминимизированной ФАЛ с помощью ЛА.

Цифровые модели интегральных микросхем нуждаются в подключении на

соответствующие выводы корпусов напряжения от источника питания + 5 В.

Рис. 3.2. Схема применения микросхемы дешифратора-демультиплексора

×8 74138 (К155ИД7) для реализации полностью определённой

неминимизированной ФАЛ

Содержание отчёта

Отчёт должен содержать результаты исследования двух схем по следующим

пунктам.

ФГ

– 0 +

ЛА

+ 5 В

& DC

OE1

OE2

OE3

Ucc

GND

+ 5 В

1 К

& DC

OE1

OE2

OE3

Ucc

GND

+ 5 В

1 К

+ 5 В

Ucc

GND

+ 5 В

DD1 74138

DD2 74138

DD3 7430

1. Принципиальную схему исследования дешифратора-демультиплексора 3×8,

собранного из ЛЭ И-НЕ.

2. Временную диаграмму работы дешифратора-демультиплексора 3

×8.

3. Формулы, описывающие заданную полностью определённую неминимизи-

рованную ФАЛ в аналитическом и числовом виде.

4. Принципиальную схему исследования реализации полностью определённой

неминимизированной ФАЛ на дешифраторах-демультиплексорах 3

×8 восьмивхо-

довом ЛЭ И-НЕ.

5. Временную диаграмму работы схемы реализации заданной ФАЛ на

дешифраторах-демультиплексорах 3

×8 и восьмивходовом ЛЭ И-НЕ.

6. Выводы по результатам исследований, выполненных в настоящей работе.

Лабораторная работа № 4

МУЛЬТИПЛЕКСОРЫ

Цель работы:

изучение принципов построения мультиплексоров, методов

увеличения размерности и примеров их практического использования.

Определение: мультиплексором называется комбинационная схема, имеющая

m+2

входов и один выход, где m – количество адресных входов, а 2

– количество

информационных входов мультиплексора. Адреса представляются в двоичном коде

и им присваивается номер j. Каждому адресу с номером j соответствует свой ин-

формационный вход A

, сигнал с которого при данном адресе проходит на выход.

Основным назначением мультиплексора является коммутация 2

входных сигналов

на один выход. Таким образом, мультиплексор выполняет функцию

где X – двоичный код адреса; A

– входные информационные сигналы мультиплек-

сора; K

(X) – конституенты 1, принимающие значения, равные 1 на единственном

наборе переменных X = j. Условное описание мультиплексора задаётся формулой

×1. Примерами являются мультиплексоры: 2×1, 4×1, 8×1, 16×1.

Описание схемы исследования

На рис. 4.1 приведена схема исследования мультиплексора 4×1. Для задания

всех возможных кодов адреса (наборов значений входных переменных) использу-

),(

XKAf

∨

−

ется генератор кодов GK – четырёхразрядный двоичный счётчик из пользователь-

ской библиотеки, построенный в лабораторной работе № 1.

Рис. 4.1. Схема исследования мультиплексора 4×1

В состав мультиплексора входит три инвертора и пять четырёхвходовых ЛЭ

Шеффера (И-НЕ). На инверторах и четырёх ЛЭ И-НЕ собран полный дешифратор-

демультиплексор 2×4, по одному входу этих ЛЭ используются для подачи инфор-

мационных сигналов.

ФГ

– 0 +

ЛА

+5 В

1 К

Рис. 4.2. Схема реализации ФАЛ с помощью мультиплексора

ФГ

– 0 +

ЛА

+5 В

1 К

A0 MUX

GND

A0 MUX

GND

DD1 К155КП7

DD2 К155КП7

+ 5 В

Пятый ЛЭ И-НЕ используется для объединения всех выходных сигналов де-

шифратора. Информационные входные сигналы задаются переключателями,

управление которыми осуществляется с клавиатуры.

На рис. 4.2 представлен пример, как реализации ФАЛ с помощью мультиплек-

сора 16×1, так и увеличения размерности мультиплексоров за счёт использования

входов управления ОЕ мультиплексоров 8×1 74151 (К155КП7), управляющие сиг-

налы на которые формируются дешифратором 1×2. Дальнейшее наращивание раз-

рядности адресов возможно за счёт использования дешифраторов 2×4, 3×8 и т.д.

Пример реализуемой ФАЛ описан в лабораторной работе № 2:

F = 0v3v6v7v13v(2)v(12)v(14).

На тех наборах, на которых ФАЛ не определена, её следует доопределить как

имеющую нулевые значения, так как у выбранного источника лог. 1 (источник пи-

тания +5 В, резистор сопротивлением 1 кОм) нагрузочная способность ограничена

десятью подключаемыми входами ЛЭ. Нагрузочная способность общего вывода

источника питания не ограничена.

Мультиплексоры К155КП7 имеют как прямые, так и инверсные выходы, по-

этому возможно объединение выходных сигналов на ЛЭ И-НЕ или же на ЛЭ ИЛИ.

Содержание работы

1. Набрать схему реализации мультиплексора 8×1 из библиотечных элементов

и измерительных приборов программы.

2. Установить параметры сигнала прямоугольной формы с выхода функцио-

нального генератора.

3. Запустить процесс моделирования схемы.

4. Изучить временные диаграммы работы мультиплексора 8×1 с помощью ло-

гического анализатора.

5. Набрать схему реализации принципиальной схемы ФАЛ из двух библиотеч-

ных интегральных схем мультиплексоров 8×1 74151 (К155КП7), которые образуют

мультиплексор 16×1, одной двухвходовой схемы И-НЕ, одной двухвходовой схе-

мы ИЛИ и измерительных приборов программы.

6. Запустить процесс моделирования схемы.

7. Изучить временные диаграммы работы схемы реализации полностью опре-

делённой неминимизированной ФАЛ с помощью ЛА.

Цифровые модели интегральных микросхем нуждаются в подключении на

соответствующие выводы корпусов напряжения от источника питания + 5 В.

Содержание отчёта

Отчёт должен содержать результаты исследования двух схем по следующим

пунктам.

1. Принципиальную схему исследования мультиплексора 8×1, собранного из

ЛЭ И-НЕ.

2. Временную диаграмму работы мультиплексора 8×1.

3. Формулы, описывающие заданную полностью определённую неминимизи-

рованную ФАЛ в аналитическом и числовом виде.

4. Принципиальную схему исследования реализации полностью определённой

неминимизированной ФАЛ на мультиплексорах 8×1 и двухвходовых ЛЭ И-НЕ, ЛЭ

ИЛИ.

5. Временную диаграмму работы схемы реализации заданной ФАЛ на двух

мультиплексорах 8×1 и двухвходовых ЛЭ И-НЕ, ИЛИ.

6. Выводы по результатам исследований, выполненных в настоящей работе.

Лабораторная работа № 5

ШИФРАТОРЫ

(ПРЕОБРАЗОВАТЕЛИ КОДОВ)

Цель работы

: изучение принципов построения шифраторов, как схем преоб-

разования любых заданных входных кодов в требуемые выходные коды, и приме-

ров их практического использования.

Определение: общего строгого определения шифратора не существует. Для

различных конкретных применений шифратора используются различные формули-

ровки определений, опирающиеся на конкретные технические требования к функ-

циям, выполняемым шифраторами. Общим для всех определений шифраторов яв-

ляется задание m – местного набора входных переменных и требование обеспече-

ние однозначного соответствия каждого набора значений n выходных ФАЛ значе-

ниям кодов входного набора переменных.

Для технической реализации шифраторов самым существенным является то,

что

выполняется проектирование схемы, соответствующей системе ФАЛ от

одного набора входных переменных

Если закон работы преобразователя не описывается каким-либо достаточно

простым и понятным правилом, как, например, работа приоритетного шифратора,

то единственной практически приемлемой формой задания описания преобразова-

теля становится таблица истинности для системы ФАЛ. Поскольку таблица вопло-

щает в себе идею полного перебора вариантов, она способна задавать любой закон

работы.

Реализация схемы преобразователя кодов может быть выполнена с использо-

ванием любой известной элементной базы, например, ЛЭ (И, ИЛИ, НЕ), дешифра-

торы, мультиплексоры, постоянные запоминающие устройства (ПЗУ), программи-

руемые логические матрицы (ПЛМ).

Таблица 3

Варианты задания преобразователей ДКДС кодов

8421 2421 5121 53–21 75–31 5421 642–1 462–1

8421 ♦ 1 2 3 4 5 6 7

2421 8 ♦ 9 10 11 12 13 14

5121 15 16 ♦ 17 18 19 20 21

53–21 22 23 24 ♦ 25 26 27 28

75–31 29 30 31 32 ♦ 33 34 35

5421 36 37 38 39 40 ♦ 41 42

642–1 43 44 45 46 47 48 ♦ 49

462–1 50 51 52 53 54 55 56 ♦

В табл. 3 представлены коды в двоично-кодированной десятичной системе

счисления (ДКДС), в которых каждая десятичная цифра от 0 до 9 изображается тет-

радой из двоичных символов, вес каждого символа тетрады задан десятичным

числом на соответствующей позиции тетрады. Входной код преобразователя нахо-

дится в первой строке табл. 3, помеченной символом

I, а выходной код находится в

столбце, помеченном символом

O. Номер варианта задаваемого для реализации

преобразователя кода помещён на пересечении строки и таблицы.

Описание схемы исследования

На рис. 5.2 приведена схема исследования преобразователя кода ДКДС 63–21

в код 8421. Для задания всех возможных комбинаций входного кода (наборов зна-

чений входных переменных) используются четыре переключателя из библиотеки

коммутационных элементов программы.

Каждый переключатель управляется с клавиатуры при нажатии клавиши, по-

меченной соответствующим символом. Состояние каждого переключателя указы-

вается цветовым индикатором. Значение каждой ФАЛ выхода также указывается