Гласман К.Ф., Алексеева Л.А., Покопцева М.Н. Цифровые устройства и микропроцессоры (часть 2)

Подождите немного. Документ загружается.

ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ

ИНТЕГРАЛЬНЫЕ CХЕМЫ

6. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ

ИНТЕГРАЛЬНЫЕ СХЕМЫ (ПЛИС)

Программируемая логическая интегральная схема (ПЛИС,

Programmable Logic Device, PLD) — электронный компонент,

используемый для создания цифровых интегральных схем. В отличие от

обычных цифровых микросхем, логика работы ПЛИС не определяется при

изготовлении, а задаётся посредством программирования

(проектирования).

История развития ПЛИС начинается с программируемых

постоянных запоминающих устройств (PROM – Programmable Read Only

Memory). Первое время PROM использовались исключительно для

хранения данных, позже их стали применять для реализации логических

функций. Для реализации систем булевых функций с большим числом

переменных были разработаны программируемые логические массивы

ПЛМ (PLA – Programmable Logic Array) – наиболее традиционный тип

ПЛИС, имеющий программируемые матрицы «И» и «ИЛИ». Примерами

таких ПЛИС могут служить отечественные схемы K556PT1, PT2, PT21.

Построение PLA основано на том, что любая комбинационная

функция может быть представлена в виде логической суммы (операция

ИЛИ) логических произведений (операций И). Схема, реализующая

комбинационную функцию, представлена на рис. 6.1.

Рис. 6.1. Схема построения PLA

Недостаток такой архитектуры - слабое использование ресурсов

программируемой матрицы «ИЛИ», поэтому дальнейшее развитие

получили микросхемы, построенные по архитектуре программируемой

матричной логики (PAL - Programmable Array Logic) - это ПЛИС, имеющие

программируемую матрицу «И» и фиксированную матрицу «ИЛИ» (рис.

6.2). К этому классу относятся большинство современных ПЛИС

небольшой степени интеграции. В качестве примеров можно привести

отечественные ИС КМ1556ХП4, ХП6, ХП8, ХЛ8, ранние разработки

(середина-конец 1980-х годов) ПЛИС фирм INTEL, ALTERA, AMD,

LATTICE и др.

Рис. 6.2. Схема построения PAL

Совершенствование ПЛИС привело к появлению программируемой

макрологики. Они содержат единственную программируемую матрицу «И-

НЕ» или «ИЛИ-НЕ», но за счёт многочисленных инверсных обратных

связей способны формировать сложные логические функции. К этому

классу относятся, например, ПЛИС PLHS501 и PLHS502 фирмы

SIGNETICS, имеющие матрицу «И-НЕ», а также схема XL78C800 фирмы

EXEL, основанная на матрице «ИЛИ-НЕ».

Вышеперечисленные архитектуры ПЛИС содержат небольшое

число ячеек. К настоящему времени они морально устарели и применяются

для реализации относительно простых устройств, для которых не

существует готовых ИС средней степени интеграции. Для реализации

алгоритмов цифровой обработки сигналов они непригодны.

Дальнейшее усовершенствование технологии производства привело

к возможности реализации на одном кристалле нескольких PAL,

объединенных программируемыми соединениями. Подобные архитектуры

получили название сложных (комплексных) программируемых логических

ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 2

ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ

ИНТЕГРАЛЬНЫЕ CХЕМЫ

устройств (CPLD – Complex Programmable Logic Device) – это ПЛИС,

содержащие макроячейки PAL-типа, позволяющие получать логические

функции многих переменных с ограниченным числом термов (количество

входов ИЛИ), мультиплексоры, триггер (рис. 6.3.) и объединённых

коммутационной матрицей.

Рис. 6.3. Схема макроячейки CPLD

Микросхемы этого типа могут быть использованы для создания

нестандартных АЛУ, дешифраторов, мультиплексоров и др., т.е. таких

устройств, где требуется логические функции многих переменных и

небольшое количество триггеров. ПЛИС типа CPLD, как правило, имеют

высокую степень интеграции (до 10000 эквивалентных вентилей, до 256

макроячеек).

К этому классу относятся ПЛИС семейства MAX фирмы ALTERA,

семейства XC9500 и CoolRunner фирмы XILINX, а также большое число

микросхем других производителей (Atmel, Vantis, Lucent и др.).

Другой тип архитектуры ПЛИС – программируемые вентильные

матрицы (FPGA – Field Programmable Gate Array Logic), состоящие из

конфигурируемых логических блоков (КЛБ) и коммутирующих путей –

программируемых матриц соединений (рис. 6.4). Конфигурируемые

логические блоки таких ПЛИС состоят из одного или нескольких

относительно простых логических элементов, в основе которых лежит

таблица перекодировки (LUT – Look-up table), программируемые

мультиплексоры, триггер, а также цепи управления. Характерными для

FPGA-архитектур являются блоки ввода/вывода (IOB – input/output blocks),

позволяющие реализовать двунаправленный ввод/вывод, третье состояние

и т. п.

Рис. 6.4. Структура FPGA

Таких простых элементов может быть достаточно много, например,

у современных ПЛИС ёмкостью 1 млн. вентилей и более число логических

элементов достигает нескольких десятков тысяч. За счёт такого большого

числа логических элементов они содержат значительное число триггеров, а

также некоторые семейства ПЛИС имеют встроенные реконфигурируемые

модули памяти. Это делает ПЛИС данной архитектуры весьма удобным

средством реализации алгоритмов цифровой обработки сигналов,

основными операциями в которых являются перемножение, умножение на

константу, суммирование и задержка сигнала.

К FPGA классу относятся ПЛИС семейства Spartan, Virtex фирмы

XILINX; Fusion, M1 и M7 Fusion и др. фирмы ACTEL, а также семейства

Cyclone, Stratix

фирмы ALTERA, ПЛИС фирм Atmel и Vantis.

6.1. Особенности программирования ПЛИС

Конфигурационные данные для CPLD хранятся в

энергонезависимой памяти внутри ПЛИС, поэтому нет необходимости их

ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 2

ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ

ИНТЕГРАЛЬНЫЕ CХЕМЫ

перепрограммировать при включении. Программа для конфигурации

FPGA хранится в распределённой энергозависимой оперативной памяти

микросхемы, которая при выключении питания стирается, поэтому файл

конфигурации хранится во внешней памяти, и при включении питания

файл конфигурации загружается в память ПЛИС. Для хранения файла

конфигурации используются, как правило, перепрограммируемое ПЗУ

(EPRM, EEPROM или FLASH).

При работе в подобных системах конфигурация схемы, которая

должна быть получена «внутри» ПЛИС или алгоритм ее работы задается

либо на текстовом языке описаний: VDHL (Very high speed integrated

circuits Hardware Description Language – язык описания аппаратуры

высокоскоростных интегральных схем), Verilog, ADHL (Altera Hardware

Description Language), напоминающем язык программирования высокого

уровня (например Си); либо в графическом редакторе (в виде

электрической схемы); либо при помощи блок-схем алгоритмов или графа

состояний. Далее, все этапы работы, включая программирование или

загрузку ПЛИС, выполняет автоматизированная система проектирования.

Такие системы выпускают как все ведущие производители ПЛИС

(www.actel.com) ACTEL, (www.altera.com) ALTERA, (www.xilinx.com)

XILINX, так и другие компании.

7. ЦИФРО-АНАЛОГОВЫЕ

И АНАЛОГО-ЦИФРОВЫЕ

ПРЕОБРАЗОВАТЕЛИ

7.1 Принципы построения цифро-аналоговых

преобразователей

Цифро-аналоговый преобразователь (ЦАП) представляет собой

устройство для преобразования числовых кодов в эквивалентные им

значения напряжения или тока. Схемы ЦАП строятся с использованием

как цифровых, так и аналоговых элементов (операционных усилителей,

ключей, резистивных матриц и т.п.). Большинство ЦАП, выполненных в

виде интегральных схем, представляют собой устройства параллельного

типа. Их работа основана на суммировании токов, величины которых

пропорциональны весовым коэффициентам разрядов входного кода.

Схема 4-разрядного ЦАП приведена на рис. 7.1.

Рис. 7.1. Принцип построения схемы ЦАП

Она включает в себя резистивную матрицу, источник опорного

напряжения , операционный усилитель и переключатели .

Сопротивления резисторов матрицы таковы, что протекающие через

резисторы токи соответствуют весовым коэффициентам разрядов числа

. Положение контактов переключателей зависит от значений

. Если , то ток, протекающий через резистор матрицы под

действием опорного напряжения

, замыкается на общий провод.

SS −

0123

ddddD =

d 0=

При ток резистора через . течет к схеме суммирования

токов, выполненной на операционном усилителе с параллельной обратной

связью по напряжению. Узел суммирования имеет практически нулевой

ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 2

ЦИФРО-АНАЛОГОВЫЕ И

АНАЛОГО-ЦИФРОВЫЕ ПРЕОБРАЗОВАТЕЛИ

потенциал относительно общего провода, поэтому выходное напряжение

можно записать следующим образом:

()

.2222

ddddU

⋅+⋅+⋅+⋅⋅⋅−=

Для увеличения разрядности ЦАП необходимо добавить

соответствующее количество резисторов и переключателей.

Изготовление высокоточных резисторов для матриц сопряжено с

трудностями, особенно в случае многоразрядных ЦАП (значения

сопротивлений резисторов находятся в широком диапазоне - от до

−n

, но требования к абсолютной точности установления

сопротивлений одинаковы для всех резисторов). Поэтому часто

используют матрицу сопротивлений типа

RR 2

−

(рис. 7.2).

Рис. 7.2. ЦАП с матрицей типа R – 2R

Весовые коэффициенты ступеней задаются последовательным

делением опорного напряжения. Коэффициент ослабления каждой ступени

матрицы равен двум. Выходное напряжение ЦАП равно:

()

.2222

ddddU

⋅+⋅+⋅+⋅⋅⋅−=

В качестве электронных переключателей в схемах ЦАП часто

используют МОП-транзисторы (рис.7.3). Находят применение также

токовые ключи на биполярных транзисторах.

Рис. 7.3. 4-разрядный ЦАП:

а – фрагмент схемы с МОП-ключами,

б – УГО

Примеры ИС:

К572ПА1 - 10-разрядный ЦАП. ИС содержит прецизионную

матрицу типа , ключи на МОП-транзисторах, входные усилители-

инверторы, а также резистор для цепи обратной связи операционного

усилителя. Для преобразования суммарного тока в напряжение

необходимо подключение операционного усилителя. Требуется также

внешний источник опорного напряжения.

RR 2−

К594ПА1 - 12-разрядный ЦАП с токовыми ключами на

биполярных транзисторах.

ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 2

ЦИФРО-АНАЛОГОВЫЕ И

АНАЛОГО-ЦИФРОВЫЕ ПРЕОБРАЗОВАТЕЛИ

7.2. Принципы построения аналого-цифровых

преобразователей

Аналого-цифровой преобразователь (АЦП) представляет собой

устройство для преобразования напряжения в соответствующий ему

числовой код. Операции, выполняемые в процессе аналого-цифрового

преобразования, описаны во введении [1]. Ниже рассматриваются только

схемотехнические аспекты построения АЦП.

По способу преобразования можно разделить АЦП на параллельные

и последовательные.

В параллельных АЦП входное напряжение одновременно

сравнивается со всеми пороговыми уровнями шкалы квантования (рис. В.1.

[1]). В результате сравнения находится ближайший уровень квантования,

номер которого с помощью шифратора выражается в двоичном коде.

Схема, представляющая собой 3-разрядный параллельный АЦП, показана

на рис. 7.4. Источник опорного напряжения и набор резисторов позволяют

сформировать напряжения, равные пороговым уровням.

Опорное напряжение в (2

-1) = 7 раз превышает значение шага

квантования . Если, например, входное напряжение находится в

диапазон от

(

)

U⋅

до,

(

)

U⋅+

оно должно быть представлено

уровнем квантования, равным , и, соответственно, двоичным кодом

101. Формирование выходного кода происходит следующим образом. При

заданном значении на выходах шести компараторов устанавливаются

единичные уровни (

1...

510

= KK KK

), а на выходах двух -

нулевые (

). По фронту тактовых импульсов , задающих

интервал дискретизации, выходные сигналы компараторов заносятся в

регистр. Для формирования кода номера уровня квантования используется

приоритетный шифратор. Выходной код шифратора определяется

активизированным входом с наивысшим номером (в рассматриваемом

примере это ).

= K

Рис. 7.4. Параллельный АЦП: а – схема, б - УГО

Пример ИС

К1107ПВ1 - 6-разрядный параллельный АЦП. ИС изготавливается

по биполярной технологии. Максимальная частота дискретизации - 20

МГц.

В последовательных АЦП входное напряжение последовательно

уравновешивается набором (суммой) эталонов, значения которых кратны

шагу квантования. Разновидностью таких преобразователей является АЦП

ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 2