Гласман К.Ф., Алексеева Л.А., Покопцева М.Н. Цифровые устройства и микропроцессоры (часть 2)
Подождите немного. Документ загружается.
ПОЛУПРОВОДНИКОВЫЕ
ЗАПОМИНАЮЩИЕ УСТРОЙСТВА
51
Рис. 5.3. Схема ОЗУ с организацией
1 слово х 4 разряда
Запоминающее устройство, показанное на рис. 5.2, представляет
собой схему с одномерной, или линейной, адресацией. В интегральных
схемах ЗУ элементы памяти занимают почти всю площадь кристалла и
образуют двумерную структуру. Это предопределяет целесообразность
двумерной адресации. Вдоль и поперек кристалла ИС проложены
горизонтальные (
i
Y
) и вертикальные ( ) шины, образующие
прямоугольную матрицу. В узлах матрицы расположены элементы памяти,
вход выборки которых подключен через схему И к соответствующим
шинам (рис. 5.4а). Для доступа к элементу с номером должны быть
поданы активные (единичные) уровни на горизонтальную и
вертикальную шины, подключенные к выходам дешифраторов строк и
столбцов соответственно.
j
X
ij
i
Y
j
X
52
Рис. 5.4. ОЗУ с организацией 16 слов х 1 разряд:
а – схема, б – УГО
Для того, чтобы интегральные схемы можно было объединить в ЗУ
необходимого объема и организации, микросхемы памяти снабжаются
дополнительным входом управления (Chip Select). С этой же целью
выходные каскады строят по схеме с открытым коллектором или с тремя
состояниями. Если сигнал на входе , называемом входом выбора или
доступа к ИС, равен 0, то запись в элементы памяти запрещена и выход
переводится в третье (высокоомное) состояние. В режиме чтения
( ,
CS
CS
DO
CS 1=
0/ =RW
) на выход поступают данные из элемента памяти, номер
которого определяется адресным кодом. При записи данных
( ,
1=CS
1/ =RW
) выход схемы находится в третьем состоянии. Условное
обозначение схемы ОЗУ показано на рис. 5.4б (RAM - Random Access
Memory).
Для того, чтобы получить наибольшую информационную емкость
одной микросхемы ЗУ, необходимо предельно упростить схему элемента
памяти. Схема, показанная на рис. 5.1, содержит большое число
компонентов и представляет собой логическую схему замещения элемента
памяти. Общие принципы построения ИС ЗУ иллюстрируют и схемы
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ ЧАСТЬ 2
ПОЛУПРОВОДНИКОВЫЕ
ЗАПОМИНАЮЩИЕ УСТРОЙСТВА
53
рис. 5.2-5.4. Эти схемы позволяют выделить следующие основные узлы ИС
схем памяти (рис. 5.5):
− накопитель (НК);
− дешифраторы строк и столбцов;
− устройства записи и считывания;
− устройство управления.
Рис. 5.5. Типовая структурная схема ИС ОЗУ
Накопитель представляет собой матрицу элементов памяти,
объединенных в строки и столбцы. В накопителях статических ОЗУ
используются триггерные элементы памяти. На рис. 5.6а показан элемент,
выполненный на основе ТТЛ-схем. Многоэмиттерные транзисторы Т
1
и Т
2
образуют триггер. Два эмиттера каждого транзистора используются для
выборки элемента, один - для считывания состояния триггера и записи
данных. Один из транзисторов всегда открыт, другой - закрыт. Если
открыт Т
1
, то считается, что триггер находится в единичном состоянии,
если Т
2
- то в нулевом. Когда на линиях и , называемых также
адресными шинами, высокий уровень напряжения (близкий к +5В), ток
открытого транзистора протекает через разрядную шину (РШ1 или РШ0) и
создает напряжение на одном из резисторов (R1 или R2). В устройстве
считывания УС определяется разность напряжений на резисторах R1 и R2
и в зависимости от того, какой знак имеет эта разность, формируется
j
X
i
Y
54
нулевой (если напряжение на R2 больше, чем на R1) или единичный (если
больше напряжение на R1) уровень сигнала на выходе .
DO
Рис. 5.6. Схемы элементов ИС ОЗУ:
а – статическое ЗУ на основе ТТЛ-схем,
б – динамическое ЗУ на основе
МОП-схем
Если при высоких уровнях на адресных шинах создать с помощью
устройства записи УЗ высокое напряжение на разрядной шине РШ1 и
низкое - на РШ0, то транзистор Т
2
откроется, а Т
1
- закроется (независимо
от предыдущего состояния, что будет означать запись "нуля" в элемент
памяти. При обратном соотношении напряжений на разрядных шинах в
триггер будет записана «единица». Выбор режима (чтение-запись)
осуществляется с помощью управляющего сигнала . При записи выход
должен находиться в третьем (высокоомном) состоянии. Если хотя бы
на одной адресной шине низкий (близкий к 0) уровень напряжения, то ток
открытого транзистора замыкается на общий провод через эту адресную
шину и не влияет на напряжения на разрядных линиях. Запись при этом
также невозможна.
W
DO
Элементы накопителей статических ОЗУ могут также быть
выполнены на основе других биполярных (ТТЛШ, ЭСЛ, И2Л) и МОП
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ ЧАСТЬ 2
ПОЛУПРОВОДНИКОВЫЕ
ЗАПОМИНАЮЩИЕ УСТРОЙСТВА
55
(n-МОП, р-МОП, КМОП) структур. Биполярные ЗУ отличаются высоким
быстродействием, ИС ЗУ на МОП структурах имеют более высокую
плотность упаковки.
В накопителях динамических ЗУ применяют элементы памяти,
состоящие из транзисторного ключа и конденсатора (рис. 5.6б). Состояние
элемента определяется наличием или отсутствием заряда конденсатора.
Транзистор каждого элемента подключен к горизонтальным и
вертикальным линиям. Горизонтальные линии представляют собой
адресные шины, на которые поступает сигнал выборки. Вертикальные
линии являются линиями данных, или разрядными шинами, к каждой из
которых подключен усилитель - регенератор.
Когда активный уровень на адресной шине, номер которой
определяется адресным кодом на входе дешифратора строк, разрешает
доступ к элементам одной строки, все транзисторы в этой строке
открываются. Через открытые транзисторы заряды конденсаторов
переносятся на разрядные шины. С помощью усилителя-регенератора
формируется напряжение соответствующее логической единице, если
конденсатор заряжен, и нулю - если не заряжен. Выход усилителя, номер
которого определяется адресным кодом на входе дешифратора столбцов,
подключается к выходу данных микросхемы. Таким образом, происходит
считывание данных из элемента памяти. Считывание сопровождается
потерей заряда конденсатора, поэтому в цикле считывания происходит
регенерация, т.е. повторная запись считанной информации. Для этого с
помощью усилителя - регенератора на разрядной шине создается низкий
или высокий уровень напряжения (в зависимости от величины заряда,
переданного конденсатором на шину в процессе считывания). Регенерация
производится одновременно во всех конденсаторах строки, в которой
находится выбранный для чтения элемент памяти.
При записи данных на разрядной шине выбранного столбца с
помощью усилителя формируется высокое или низкое напряжение (для
записи 0 или 1). Конденсатор элемента памяти, находящегося на
пересечении выбранного столбца и выбранной строки, в соответствии с
величиной напряжения на разрядной шине заряжается или разряжается
через открытый транзистор. Емкость конденсатора элемента памяти имеет
величину порядка сотых долей пикофарады, поэтому даже при
незначительных утечках заряд конденсатора сравнительно быстро
теряется. Для сохранности записанной информации необходима
периодическая регенерация с частотами в диапазоне сотен герц.
Быстродействие динамических ОЗУ обычно меньше, чем
статических, но зато они имеют большую информационную емкость.
56
Примеры ИС:
К155РУ2 - статическое ОЗУ на основе ТТЛ-элементов емкостью 64
бит (16 слов х 4 разряда). Выходы - инверсные с открытым коллектором
(рис. 5.7а). Время выборки - 50 нс.
К155РУ5 - статические ОЗУ на основе ТТЛ-элементов емкостью
256 бит (256х1). Выход - с открытым коллектором. Время выборки адреса -
90 нс.
КР565РУ2А - статическое ОЗУ на основе n-МОП структур
емкостью 1024 бит (1024х1). Время выборки адреса - 450 нс.
КР565РУ3А - динамическое ОЗУ на основе n-МОП структур
емкостью 16384 бит (16384х1). Выход - с тремя состояниями (рис. 5.7б).
По входам и выходам - совместимость с ТТЛ-схемами. Время выборки –
300 нс. Время цикла считывания – 510 нс. 14- разрядный адресный код,
необходимый для выбора одной из 16384 ячеек памяти, задается в режиме
мультиплексирования.
Рис. 5.7. ИС запоминающих устройств:
а – статическое ОЗУ на 64 бит
(16 слов х 4 разряда) К155РУ2,
б – динамическое ОЗУ на 16384 бит
(16384 слова х 1 разряд) КР565РУ3А
Сначала на входы A
0
– A
6
подаются 7 младших разрядов кода,
определяющие адрес строки. Они фиксируются сигналом стробирования
адреса строк
RAS
. Затем на те же входы подаются 7 старших разрядов,
задающих адрес столбца. Эти разряды фиксируются сигналом
стробирования адреса столбцов
CAS
. Состояние входной информации
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ ЧАСТЬ 2
ПОЛУПРОВОДНИКОВЫЕ
ЗАПОМИНАЮЩИЕ УСТРОЙСТВА
57
фиксируется по импульсам
RAS
,
CAS
,
WR /
в момент прихода
последнего по времени сигнала. Регенерация информации осуществляется
путем обращения к каждой из 128 строк не реже, чем через 2 мс.
5.1.2. Динамические параметры ОЗУ
Для нормальной работы ОЗУ входные сигналы должны поступать в
определенной последовательности через интервалы времени,
определяемые динамическими параметрами ОЗУ. Микросхемы памяти
описываются большим числом параметров, из которых основными
являются следующие:
− время установления
SU
t
- интервал времени между началами
двух входных сигналов на разных входах;
− время удержания
H
t
- интервал времени между началом одного
и окончанием другого сигналов на разных входах;
− время сохранения
V
t
- интервал времени между окончаниями
двух сигналов на разных входах;
− время выборки
A
t
- интервал времени между подачей на вход
сигнала и получением на выходе данных (при условии, что все
остальные необходимые сигналы поданы);
− время запрещения
DIS
t
- интервал времени, в течение которого
происходит запрещение данных на выходе;
− время цикла
CY
t
- интервал времени между началами
(окончаниями) сигналов на одном из управляющих входов.
Временные диаграммы, иллюстрирующие работу статического ОЗУ
в режиме записи данных приведены на рис. 5.8. Запись данных в элемент
памяти происходит при подаче сигналов выбора ИС
CS
и разрешения
записи
WR /
. Для того, чтобы запись данных была выполнена именно в
выбранный элемент памяти, необходимо входные данные DI и адресный
код A установить на входах ИС за интервалы времени и
соответственно. Это связано с тем, что только спустя некоторое время
после подачи адресного кода устанавливаются активные уровни на
адресных шинах, сигнал данных проходит через устройство записи и т.д.
Для надежной записи необходима определенная длительность и
разрешающих сигналов
)( CSDISU
t
− )( CSASU
t
−
)(
CSW
t
)(WRW
t
CS
и
WR /
. Для предотвращения ошибок и
сбоев необходимо удержание данных после начала записи в интервале
и сохранение DI и адресного кода A в течение интервалов
)DI(WRH
t
−
58
)( DICSV
t
−
и . Через время цикла адреса в режиме записи
можно изменить адресный код и ввести данные в другой элемент памяти.
)( ACSV
t
− WRACY
t
)(
Рис. 5.8. Временные диаграммы работы
статического ОЗУ. Цикл записи
(
0/ =WR
)
Работа статического ОЗУ в режиме считывания записанных данных
показана на рис. 5.9. Цикл считывания начинается с установления
адресного кода за время до подачи сигнала выбора ИС
(предполагается, что установлен режим чтения
)( CSASU
t
−
1/ =WR
). Через время
выборки сигнала микросхемы называемое часто временем выбора
, на выходе ИС DO, до этого бывшем в третьем состоянии, появляются
записанные в выбранном элементе данные.
)(CSA
t
CS
t
Рис. 5.9. Временные диаграммы работы
статического ОЗУ. Цикл считывания
(
1/ =WR
)
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ ЧАСТЬ 2
ПОЛУПРОВОДНИКОВЫЕ
ЗАПОМИНАЮЩИЕ УСТРОЙСТВА
59
На рис.5.9 показан также выход DO ОЗУ, в которой выходной
каскад выполнен по схеме с открытым коллектором (при
1=CS
выходной
транзистор закрыт). Не позднее, чем через время запрещения после
снятия сигнала выбора
)(CSDIS
t
CS
выход переходит в третье состояние
(закрывается выходной транзистор). Интервал определяет время
цикла адреса в режиме считывания. Для ИС ОЗУ указывается также время
выборки адреса , которое определяется как интервал, через который
появляются достоверные данные на выходе после установления адресного
кода (при
RDACY
t
)(
)(
AA
t
0=CS
и
1/R =W
).
5.1.3. Увеличение информационной емкости ОЗУ
Увеличение информационной емкости ОЗУ может быть достигнуто
как за счет наращивания разрядности слов данных, так и за счет
увеличения количества слов. При увеличении длины слов данных
объединяются адресные входы и управляющие входы отдельных ИС
памяти (рис. 5.10). Информационные входы и выходы микросхем являются
входами и выходами полученного модуля памяти увеличенной
разрядности. В каждой ИС записывается и хранится один разряд слова
данных.
Рис.5.10. Увеличение ёмкости памяти за счет
наращивания разрядности слов
Построение модуля памяти с увеличенным количеством слов
возможно благодаря наличию входов выбора ИС. В показанной на
рис. 5.11 схеме дан пример объединения четырех ИС и организацией
4 слова х 1 разряд в модуль памяти с емкостью 16 бит и организацией
16 слов х 1разряд. Одноименные адресные входы, а также входы
управления режимом запись-считывание отдельных ИС соединяются. На
объединенные адресные входы подаются младшие разряды адресного кода
модуля памяти. Старшие разряды адресного кода поступают на
60
дешифратор, с помощью которого выбирается одна из схем ЗУ. Слова с
адресами от 0000 до 0011 размещаются в одной ИС, от 0100 до 0111 - в
другой и т.д. Входы и выходы данных ИС объединяются и образуют
информационный вход и выход модуля памяти. Вход стробирования
дешифратора можно использовать в качестве входа выбора модуля
CS
(при
1== CSG
выход DO всех ИС в третьем состоянии, при
0== CSG
работает одна из ИС в зависимости от адресного кода).
Рис.5.11. Увеличение ёмкости памяти за счет
наращивания количества слов
Показанные на рис. 5.10 и 5.11 модули памяти имеют те же входы и
выходы, что и отдельные микросхемы. Их емкость также может
наращиваться для построения запоминающих устройств с заданными
информационным объемом и организацией. При объединении в ЗУ
большого числа ИС необходимо предусматривать схемы для согласования
нагрузок по входам и выходам.
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ ЧАСТЬ 2