Ершов С.С. Архитектура и организация ЭВМ

Подождите немного. Документ загружается.

101

Рис. 2.30. Адресация в защищенном режиме

Последние 3 дескриптора (шлюзы) могут быть только в IDT. Первые 6 —

в GDT. В LDT могут быть дескрипторы 4 типов (1, 2, 5 и 6).

В составе 64-разрядного дескриптора можно выделить такие поля:

— базовый (начальный) адрес сегмента (на рис. 2.30 это «вторичная база»);

— предел (лучше — «размер»), это длина сегмента в байтах минус 1 (если по

ле Предел 20-разрядное, получается 2

= 1 М байт);

— байт доступа (прав доступа), здесь определяется тип дескриптора

(табл. 2.4), а также положение сегмента в системе защиты памяти (ЗП) и в системе

виртуальной памяти (ВП);

— отдельные признаки. Например, бит G (грануляция) при G = 0 задает счет

длины сегмента (поля Предел) в байтах, а при G = 1 — в страницах (по 2

= 4096

байтов).

102

Таблица 2.4

Отдельные разряды байта доступа

Признак ЗП ВП Смысловое значение

Р v Присутствие (present) сегмента в оперативной памяти

DPL (2 разряда) v

Уровень привилегий дескриптора. Например, DPL ≥ max(CPL,

RPL)

C v Подчиненный сегмент кода, CPL ≥ DPL

R v

Доступность сегмента для чтения (для сегмента кода — пере-

менная команды)

А v

Было обращение к сегменту. Используется в стратегии замеще-

ния сегмента — виртуальная память.

ED v Расширяемость «вниз» (сегмент стека)

W v v Доступность сегмента для записи (только для сегмента данных)

b v Занятость (busy) сегмента

Селектор (рис. 2.30) находится в соответствующем сегментном регистре (CS,

SS, DS, …), который правильнее следовало бы называть «сегментный регистр».

Имеет сложную структуру (рис. 2.31).

Рис. 2.31. Селектор

Поле Индекс (13 двоичных разрядов) используется для поиска дескриптора

в соответствующей дескрипторной таблице (TI — индекс таблицы, TI = 0 — GDT,

TI = 1 — LDT). Таким образом, количество дескрипторов в GDT и LDT по

= 8192 максимум.

Полу RPL (request privilege level, запрошенный уровень привилегий) имеет от-

ношение к защите памяти.

Страничный «механизм» (рис. 2.30) может быть выключен, и тогда линейный

адрес — то же, что и физический.

При вычислении линейного адреса приходится выполнять 3 или 5 операторов

— в зависимости от типа таблицы TI.

При TI = 0 обращение только к GDT:

AGDT := База GDT + I.000

;

ЧтD : D := GTD[AGDT];

LA := D.База + EA.

TI = 1:

103

AGDT := База GDT + RLDT.I;

ЧтD из LDT : DLDT := GDT[AGDT];

ALDT := DLDT.База + I.000

;

ЧтD : D := LDT[ALDT];

LA := D.База + EA.

Ускорение достигается при использовании так называемых теневых регистров.

В них сохраняются последние значения 7 восьмибайтных дескрипторов (LDT, CS,

SS, DS, … , GS). При этом из 3 (5) операторов, указанных выше, остается только

один последний.

Вообще способы адресации («Что?», «Где?», «Когда?») можно интерпретиро-

вать 7-мерной схемой:

— f(A) (индексирование, базирование, …);

—

глубина косвенной адресации (непосредственная, косвенная, …);

—

тип памяти (регистровая, другие сверхоперативные, …);

—

способ защиты памяти;

—

привилегии;

—

адресация команд (переходы, вызовы, прерывания, переключение задач);

—

дисциплины обслуживания.

Теперь можно уже отметить некоторые общие принципы организации ЭВМ:

—

иерархичность (многоуровневость), соответствует понятию декомпозиции;

—

буферизация (процессор — сверхоперативная память — основная опера-

тивная память; swaping : центральная часть машины — основная оперативная па-

мять — внешняя память; spooling : подсистема ввода-вывода — основная опера-

тивная память — внешняя память);

—

косвенность (адресация, …);

—

вложенность (косвенная адресация, циклы, подпрограммы, прерывания,

…);

—

совмещение, перекрытие, параллелизм;

—

разрывность, нарушение постепенности (переходы JMP; вызовы CALL;

приостановки ПДП HOLD; прерывания, в частности, INT; переключение задач —

с использованием TSS);

—

обратная связь (асинхронное взаимодействие Handshaking, использование

признака результата, …);

— мультиплексирование (адрес/данные; универсальность-многофункци-

ональность оборудования);

—

приоритетность — конфликтность (арбитраж, дисциплина обслуживания,

разделение общего оборудования, …).

2.4.2. Совмещение команд

104

Совмещение (перекрытие) команд представляет собой частность. Может быть

совмещение программ (мультипрограммирование), микрокоманд, даже операци-

онных систем («в принципе»).

Необходимые условия такого совмещения — расщепление пространства (обо-

рудования) и расщепление времени. При этом обычно имеется ввиду не чистое

распараллеливание, а конвейеризация. Конвейер — это все-таки не строго па-

раллельная структура. Здесь есть

и элемент последовательного действия (рис.

2.32).

Рис. 2.32. 3-уровневый командный конвейер

Расщепление пространства на рис. 2.32 представлено тремя устройствами (У1,

У2, У3), расщепление времени — 3 командами (Км1, …) и тремя фазами команд-

ного цикла (Ф1, …). Видно, что устройства специализируются на выполнении ка-

кой-то одной фазы. Команда 1 уже готова к сходу с конвейера, а команда 3 нахо-

дится еще только

в фазе 1.

Вообще-то конвейер реализует алгоритм (дисциплину обслуживания) FIFO

(«первый пришел — первый ушел»), простой буфер (buffer) или очередь.

Как и при любом совмещении, индивидуальные временные характеристики

команд (τ

Км

) несколько ухудшаются (издержки диспетчеризации), но зато достига-

ется общий временной выигрыш (τ

общ

Конвейер может быть и 2-мерным (систолические матрицы, волновые процес-

соры).

Общие предпосылки к совмещению команд («детализированные» необходи-

мые условия) существенно зависят от типа конвейера — синхронный или асин-

хронный.

Первая предпосылка (для любого типа конвейера) — соседние команды

должны быть одного класса, а именно АЛСА (арифметические, логические

и специально арифметические). Дело в

том, что только тогда будет занято АЛУ

(помимо ЦУУ).

Вторая предпосылка — признак записи результата в оперативную память

ПЗ равен 0. Тогда ЦУУ освобождается «досрочно» и может приступить

к обработке следующей команды, в то время, как АЛУ занимается фазой ЕХ те-

кущей команды (рис. 2.33).

105

Блоки 1…4, отмеченные слева звездочкой (*), отражают как раз параллельную

работу АЛУ (текущая команда) и ЦУУ (следующая команда). Правда, для этого

требуется еще одна — третья предпосылка. А именно, обрабатывать адреса опе-

рандов-результата (ОА) в следующей команде должно не АЛУ, а ЦУУ! Кроме то-

го, по сравнению с ГМП командного цикла (рис. 2.26), появляется

еще приоста-

новка обращения (ПО, блок 4) на входе АЛУ. Т.е. пока АЛУ занято текущей опе-

рацией (Z

АЛУ

=1), движение по графу задерживается. Таким образом, в ГМП рис.

2.33 действуют 3 предпосылки, в том числе ПЗ=0. Выполнение действий в блоках

1…4 со следующей командой происходит параллельно с обработкой в АЛУ (по-

сле его Пуска, блок 6) текущей команды.

Необходимые условия организации работы устройств в конвейере («детализи-

рованные» предпосылки) зависят вообще-то от

типа конвейера — синхронный

или асинхронный. Последний работает с квитированием (handshaking), более

сложный.

Рассмотренные выше 3 предпосылки можно считать 3 необходимыми усло-

виями.

Четвертое необходимое условие относится только к асинхронным конвейерам.

Это расщепление регистров — каждое устройство обязано иметь собственные

регистры — входной и выходной (рис. 2.34). В синхронном конвейере вместо этих

двух регистров можно иметь один общий

Только после передачи РгВх(i+1):= РгВыхi устройство i может приступить

к обработке очередной порции данных, приняв их в свой входной регистр. Здесь

действует осведомительный сигнал «Освобождение РгВых i» — со стороны уст-

ройства i+1.

В свою очередь, передача iÆ i+1 инициируется в устройстве i+1 сигналом со

стороны устройства i («Запрос i»). Этот сигнал формируется после появления ре-

зультата в

РгВых i.

Пятое необходимое условие связано с четвертым — в каждом из входных

и выходных регистров вводятся два дополнительных разряда-признака: ЗАНЯТО,

ЗАПРОС (рис. 2.35).

Поступление запроса (Запрос1 на рис. 2.35) приводит соответствующий ре-

гистр в состояние «Занято» (10). Если до окончания обслуживания Запроса1 при-

ходит еще один запрос (Запрос2), фиксируется состояние 11. Окончание обслужи-

вания Запроса

1 возвращает регистр (устройство) в состояние 10 и т.д. Здесь крат-

ковременно может наблюдаться еще одно промежуточное состояние 01.

Ясно, что схема рис. 2.35 рассчитана максимум на 2 необслуженных запроса.

Может быть назначено еще одно необходимое условие — шестое. А именно,

каждое из устройств в цепочке (конвейере) должно иметь собственный блок ме-

стного управления (БМУ,

рис. 2.36). Для асинхронного конвейера это обусловле-

но «отключаемостью» каждого устройства от внешней среды — автономный ре-

жим работы. В синхронном конвейере это может быть связано с многофункцио-

нальностью устройств. В нижней цепи (рис. 2.36) передается тогда код преобра-

зования, настраивающий устройства на выполнение нужной функции.

106

Существует множество причин нарушения непрерывности работы конвейера,

которые могут быть сгруппированы:

—

неготовность данных и самих команд;

—

неготовность признака результата для команды условного перехода (УП).

Детализируя первую группу причин, можно указать:

—

неготовность адресов операндов (не закончена фаза ОА);

—

неготовность операндов (OF);

—

неготовность переменной команды (она должна измениться, но в изменен-

ном виде в память еще не записана — первый способ индексирования адресов);

—

кэш-промах (придется обратиться за данными или за командой к основной

оперативной памяти, т.е. выполнить сложное обращение);

—

длинная команда;

—

прерывание (конвейер при этом может быть даже полностью разгружен).

При неготовности данных и самих команд организуется задержка-блокировка

выполнения такого рода команд. Фактически речь идет о задержке чтения (выбор-

ки, если это команда) до окончания записи. При этом, конечно, имеется в виду ра-

венство адресов записи и чтения (выборки). Если же

адреса эти разные или если

запись завершена, препятствий для чтения (выборки) нет. Управление задержкой-

блокировкой может быть выполнено на аппаратном уровне (с привлечением триг-

геров задержки чтения-выборки).

Неготовность признака результата (ПР) для УП является наиболее неприятной

ситуацией для конвейера (команд). Здесь возможны три варианта действий:

—

ожидание ПР (при этом конвейер может даже полностью разгрузиться;

кстати, команды БП вообще на конвейер загружать нет необходимости — сле-

дующий командный адрес известен);

—

выполнение команд одной из двух ветвей, здесь используется разного рода

прогнозирование адреса перехода (статическое, динамическое, …); команды вы-

бранной ветви вообще-то выполняться должны не до конца, в противном случае

возврат к точке ветвления в случае неудачи (адрес спрогнозирован неверно) будет

слишком болезненным;

—

двухконвейерный вариант, обрабатываются команды обеих ветвей (каж-

дой ветви — свой конвейер); но и здесь обработка, пожалуй, должна быть непол-

ной (риск возврата ненулевой).

В микропроцессорах i86 и i87 (сопроцессорах с плавающей запятой-точкой,

FPU) условия для конвейеризации команд представлены уже первично. В каждом

из них имеется «параллель»: операционное устройство / адресующее (интерфейс-

ное) устройство.

107

Рис. 2.33. Простое совмещение работы АЛУ и ЦУУ

108

Рис. 2.34. Расщепление регистров

Рис. 2.35. ГСП «Занято.Запрос»

109

Рис. 2.36. Совмещенная работа трех устройств

Кое-какое усовершенствование может быть связано с учетом команд, предше-

ствующих команде УП и невырабатывающих признака результата (соответст-

вующего). Здесь вводится малоразрядный реверсивный счетчик. Появление на

конвейере команды, вырабатывающей ПР, задает в счетчике инкремент «+1». Вы-

полнение ее — декремент «-1». Таким образом, нулевое значение в счетчике сви

детельствует о готовности ПР (несмотря на то, что перед командой УП могут быть

еще и другие команды («без ПР»).

По аналогии с конвейером команд может рассматриваться и микрокомандный

конвейер. Здесь, правда, поменьше количество фаз. Может быть всего две: выбор-

ка микрокоманды (μIF) и выполнение ее (μEX). Добавляя (выделяя) еще третью

фазу — формирование адреса следующей микрокоманды, будем иметь в пределе

3-уровневый конвейер микрокоманд [27].

Командный конвейер удобно использовать при векторной обработке. С этой

целью алгоритмы (программы) подвергаются анализу на предмет возможной

векторизации, т.е. образования векторных команд. Коэффициент векторизации

α задает долю векторных команд в общем их количестве:

Км

= αQ

Км(вкт)

+ (1–α) Q

Км(скл)

скл

– количество скалярных команд.

Эффект векторизации определяется отношением общего времени выполне-

ния команд как только скалярных (каждая — за время τ

СК

) к времени выполнения

векторно-скалярной смеси (τ

ВС

110

Например, при α=0,9 и К=20 (векторное ускорение)

Количество ступеней в командных конвейерах различное:

5 в i586 (P5, Pentium);

6 в К5, К7 (фирма AMD);

7 в М1 (фирма Cirix);

7 в Nx586 (фирма NexGem, поглощенная теперь Cirix).

Пять ступеней в процессорах типа Pentium определяются фазами их командно-

го цикла:

—

выборка команды (IF);

—

декодирование КОп (D);

—

выборка операндов (OF);

—

выполнение операции (EX);

— запись результата в оперативную память (S).

В случае количества ступеней от 5 до 10 иногда говорят «суперконвейер», от

10 до 20 — «гиперконвейер» и т.п.

Наиболее подходящие для конвейеризации RISC-команды обычно реализуются

в так называемом процессорном ядре, в них транслируются обычные, CISC-

команды. Получается вообще-то своеобразная триада: конвейер — RISC — кэш.

Процессоры типа Pentium называют суперскалярными (есть еще

мульти-, ги-

пер- и ультраскалярные — всё, конечно, условно). В суперскалярных процессорах

реализуется не менее 2 команд за такт. С этой целью устраивается не менее 2 па-

раллельно действующих конвейеров (рис. 2.37).

Простейший Pentium (Р5) имеет уже разделенный кэш первого уровня (L1) —

для команд (Code Cache) и для данных (Data Cache). Можно даже сказать: здесь

реализуется так называемая гарвардская архитектура (с

отдельными памятями ко-

манд и данных), правда там речь идет об оперативной памяти. В следующих поко-