Егоров В.А. Основы микропроцессорных систем управления
Подождите немного. Документ загружается.
Рис. 32. Условное графическое изображение полусумматора
Недостатком полусумматора является отсутствие входа P
0
, учитывающего
перенос из младшего разряда. Это не позволяет использовать его для построения
многоразрядного параллельного сумматора. Недостаток можно обойти, если для
построения базовой ячейки одноразрядного сумматора использовать два
полусумматора. На первом можно суммировать операнды А и В, а на втором – сумму
S
’
и перенос из младшего разряда P
0
. Такая схема называется полным сумматором.
Схема и условное графическое изображение полного сумматора (или просто -
сумматора) изображены на рис. 33.
Рис. 33. Схема (а) и условное графическое изображение (б) сумматора
HS
A
B
S
’
P
’
HS
A
B
S
’
P
’
HS
A
B
S
’
P
’
1
A
B
P
0
S
P
SM
A
B
P
0
S
P
а)
б)
Первый элемент
нулевой ячейки
Ячейка с адресом 2
41
Работа сумматора описывается таблицей истинности (табл. 15).
Таблица 15
Входы Выходы
A B P
0
P S
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
0
0
1
0
1
1
1
0
1
1
0
1
0
0
1
(Обратите внимание на то, что выходные колонки P и S дают в двоичном коде
сумму нулей и единиц на входах A B и P
0
).
На базе одноразрядного сумматора может быть легко построен многоразрядный.
Схема трехразрядного параллельного сумматора изображена на рис. 34.
Рис. 34. Схема трехразрядного параллельного сумматора
Сумматор реализует следующую операцию:
012
012
012
SSS
BBB
AAA
S
2
B
2
S
1
A
2
B
1
S
0
A
1
B
0
A
0
SM
A
B
P
0
S
P
SM
A
B
P
0
S
P
SM
A
B
P
0
S
P
Первый элемент
нулевой ячейки
Ячейка с адресом 2
42
B
1
S
0
S
1
B
0
A
0
A
1
«вычитание»«сложение»
1
&
&
SM
A
B
P
0
S
P
&
1&
&
SM
A
B
P
0
S
P
&
1
4.5.2. Операция вычитания
Операция вычитания может быть сведена к операции сложения при
представлении отрицательных двоичных чисел в дополнительном коде (или коде
дополнения до двух). В этом случае вычитание реализуется так:
,S)B(A
где (-B) – отрицательное число в дополнительном коде.
Дополнение до двух формируется путем инверсии исходного кода и добавления к
инверсному коду единицы.
Пример:
двухдодополнение61010
1
инверсия1001
60110
)10(
)10(
Получим сумму чисел 6 и –6:
00000
61010
60110
)10(
)10(
(При сложении чисел в дополнительном коде старший разряд отбрасывается).
Следует отметить, что при двоичном вычитании дополнительный код получается
автоматически, если уменьшаемое меньше вычитаемого.
Таким образом, вычитание может быть выполнено на сумматоре посредством
преобразования вычитаемого в дополнительный код и сложения его с уменьшаемым.
Схема двухразрядного блока сложения и вычитания, при представлении
отрицательных чисел в дополнительном коде, имеет вид (рис. 35).
Рис. 35. Схема двухразрядного блока сложения и вычитания
Первый элемент
нулевой ячейки
Ячейка с адресом 2
43
Схема имеет управляющие входы для выполнения операции вычитания и
сложения. При подаче на вход "Вычитание" логической единицы уменьшаемое B
1
B
0
инвертируется, а единица, поступающая на вход переноса P
0
младшего разряда
сумматора, позволяет получить дополнительный код.
4.5.2. Логические операции
Для реализации логического умножения, логического сложения и сложения по
модулю два, необходимо каждый разряд сумматора (рис. 35) снабдить
соответствующими логическими вентилями. Вариант схемы блока логических
операций для одного разряда приведён на рис. 36.
Рис. 36. Схема блока логических операций
4.5.3. Вопросы для повторения
1. Каково назначение АЛУ?
2. Приведите таблицу истинности, логические выражения и схему полусумматора.
3. Перечислите отличия сумматора от полусумматора.
4. Нарисуйте схему и условное графическое обозначение сумматора.
5. Как строится многоразрядный параллельный сумматор?
6. Для чего используется дополнительный код?
7. Получите дополнительный код числа 10
(10
)
.
4.6. Память
4.6.1. Информационная ёмкость блока памяти
Единицами измерения информационной ёмкости памяти являются: бит, байт,
килобайт, мегабайт, гигабайт.
Элемент, запоминающий один двоичный разряд, имеет ёмкость – один бит.
Остальные единицы измерения информационной ёмкости связаны следующими
соотношениями:
1 байт = 8 бит;
1 Кбайт (килобайт) = 2
10
байт = 1024 байт;
+ И ИЛИ
&
1
=1
&
1
&
&
&
Ai
Bi
Si
DOi
Первый элемент
нулевой ячейки
Ячейка с адресом 2
44
1 Мбайт (мегабайт) = 2
10
Кбайт = 1024 Кбайт;
1 Гбайт (гигабайт) = 2
10
Мбайт = 1024 Мбайт.
4.6.2. Адресная организация памяти
Запоминающее устройство состоит из множества одинаковых запоминающих
элементов, образующих запоминающий массив. Информационная ёмкость каждого
элемента – один бит. Массив разделён на ячейки по n – элементов. Число n равно
числу разрядов двоичного кода, хранимого в одной ячейке памяти. При n = 8
запоминающий массив имеет вид (рис. 37).
Рис. 37. Адресная память с байтной организацией ячеек
В памяти с адресной организацией размещение и поиск информации в
запоминающем массиве основан на использовании адреса хранения слова. Адресом
служит номер ячейки запоминающего массива, в которой это слово размещается (рис.
37).
При записи (или чтении) данных в память, команда процессора, выполняющая эту
операцию, должна сначала выставить адрес (номер ячейки), а затем передать (или считать)
данные.
4.6.3. Классификация микросхем памяти
Основная память ЭВМ, как правило, состоит из полупроводниковых
запоминающих устройств двух типов: оперативного (ОЗУ или RAM) и постоянного (ПЗУ
или ROM).
Постоянную память (ПЗУ) – можно только считывать. С оперативной памятью
(ОЗУ) можно производить операции как чтения, так и записи данных.
По способу хранения информации микросхемы ОЗУ (RAM) разделяются на
статические и динамические. В статических ОЗУ элементами памяти являются
триггеры, а в динамических ОЗУ – электрические конденсаторы.
Наличие токов утечки у конденсаторов ведёт к необходимости периодической
перезаписи (регенерации) информации для её сохранения.
Оба типа ОЗУ являются энергозависимыми, то есть при выключении питания
информация разрушается.
ПЗУ являются энергонезависимой памятью.
По способу программирования, то есть занесения в них информации, ПЗУ (RОM)
делятся на три группы:
1) ПЗУ, однократно программируемые изготовителем по способу заказного
фотошаблона (маски), масочные ПЗУ (ПЗУМ или RОM);
Адрес 7 0
0
1
2
3
N-1
Первый элемент
нулевой ячейки
Ячейка с адресом 2
45
R
A
1
A
0
DC 0
1
2
3
2
1
2
0
D
3
D
1
D
2
D
0
2) ПЗУ, однократно программируемые пользователем по способу пережигания
плавких перемычек на кристалле (ППЗУ или РRОM);
3) ПЗУ, многократно программируемые пользователем, репрограммируемые ПЗУ
(РПЗУ или ЕРRОM).
В свою очередь, РПЗУ по способу стирания информации делятся на:
а) ПЗУ, со стиранием электрическим сигналом;
б) ПЗУ, со стиранием ультрафиолетовым излучением.
4.6.4. Организация ПЗУ на базе диодной матрицы
Схема реализации ПЗУ с организацией 4 ячейки по 4 разряда приведена на рис.
38. Информация, хранящаяся в ПЗУ, представлена в табл. 16.
Таблица 16
Адрес Данные
А1 А0 D3 D2 D1 D0
0
0
1
1
0
1
0
1
0
0
0
0
0
0
0
0
0
0
1
1
0
1
1
0
Рис. 38. Схема
ПЗУ на базе диодной матрицы
Схема имеет адресные входы А
1
А
0
, информационные выходы D
3
D
2
D
1
D
0
и вход
разрешения чтения R. Сигнал чтения R = 1 активизирует тристабильные усилители,
подключающие вертикальные линии матрицы к информационным выходам D
3
D
2
D
1
D
0
.
Чтение данных из ПЗУ происходит в следующем порядке: процессор выставляет
на линии адреса А
1
А
0
двоичный код адреса ячейки и формирует сигнал чтения R = 1.
Для заданного адреса (входного значения), высокий уровень напряжения будет только
на одной выходной линии дешифратора. Предположим, что входным значением
является А
1
= 0, А
0
= 1, что соответствует активизации линии 1 на выходе
дешифратора на рис. 38. Выходные линии дешифратора при помощи диодов соединены
с выходными линиями схемы со значениями 1; подобные соединения отсутствуют там,
где должны появиться нули. Для входного значения 01 к выходной линии D
0
46
подключен только один диод, так как на выходе должно быть 0001. (Аналогично для
входного значения 10 диоды подключены к D
1
и D
0
, так как на выходе должно
быть 0011.)
Таким образом, в любой момент времени только на одной выходной линии
дешифратора может быть высокий уровень напряжения. Ток с этой линии течет только
на те выходные линии, с которыми эта линия соединена диодом. Так, для входного
значения 01 ток пойдет по линии D
0
, но не D
3
, D
2
и D
1
, поэтому на D
0
будет
единица, а на D
3
,D
2
,D
1
- нули. В итоге, процессор считает по линиям данных
D
3
D
2
D
1
D
0
код 0001 - содержимое ячейки с адресом 01.
Условное графическое обозначение ПЗУ представлено на рис. 39.
Рис. 39. Условное графическое обозначение ПЗУ
4.6.5. Построение регистрового ОЗУ
Оперативная память, построенная на D –триггерах, называется регистровой,
потому что ячейка такой памяти представляет собой параллельный регистр.
Схемотехника базового запоминающего элемента ячейки приведена на рис. 40, а.
Рис. 40. Схема (а) и обозначение (б) запоминающего элемента на D –триггере
Схема запоминающего элемента имеет информационный вход I и выход O. Для
чтения данных необходимо подать уровень логической единицы на вход выборки S.
Выходной вентиль И откроется и подключит выход триггера к линии O .
Для записи бита информации в запоминающий элемент, необходимо выставить
его на информационный вход I и подать уровни логической единицы на входы
выборки S и записи W. При этом входные вентили И откроются и подключат вход
установки S RS -триггера к входу I напрямую, а вход сброса R – через инвертор,
образуя D –схему, что приведет к записи информации со входа I в RS –триггер.
Используем рассмотренный элемент для реализации схемы ОЗУ с организацией
4 ячейки по 3 разряда (рис. 41).
Элементы памяти (рис. 41) объединены в запоминающий массив из четырёх строк
и трёх столбцов. Строки представляют собой трёхразрядные ячейки с разрядами
ROM
16 D
0
D
1
D
2
D
3
A
0
A
1
R
S
I O
W
б)а)
W (Запись)
S (Выборка)
I
O
S
R
T
&
&
1
&
47
DI
0
DI
1
DI
2
RW
A
1
A
0
DC 0
1
2
3
2
1
2
0
S
I O
W
S
I O
W
S
I O
W
S
I O
W
1
DO
0
DO
1
DO
2
S
I O
W
S
I O
W
S
I O
W
S
I O
W
S
I O
W
S
I O
W
S
I O
W
S
I O
W
D
2
D
1
D
0
. Входы выборки i –й строки соединены вместе и подключены к i -му выходу
дешифратора, являющемуся одновременно адресом ячейки.
Запись данных в ячейку оперативной памяти осуществляется в следующем
порядке. Процессор выставляет адрес ячейки памяти на линии А
1
А
0
. Дешифратор
активизирует элементы i –й строки. Далее процессор выставляет трехразрядный
двоичный код на информационные входы DI
2
DI
1
DI
0
и формирует на входе
запись/чтение (
RW
) уровень логической единицы. В результате открываются входы
элементов i –й строки и происходит запись данных в i –ю ячейку.
48
Рис. 41. Схема ОЗУ (4 ячейки по 3 разряда) на D –триггерах
Запись данных в ячейку оперативной памяти осуществляется в следующем
порядке. Процессор выставляет адрес ячейки памяти на линии А
1
А
0
. Дешифратор
активизирует элементы i –й строки. Далее процессор выставляет трехразрядный
двоичный код на информационные входы DI
2
DI
1
DI
0
и формирует на входе
запись/чтение (
RW
) уровень логической единицы. В результате открываются входы
элементов i –й строки и происходит запись данных в i –ю ячейку.
Чтение данных из оперативной памяти аналогично чтению из ПЗУ. Процессор
выставляет адрес ячейки памяти на линии А
1
А
0
и подает на вход запись/чтение (
RW
) логический ноль. В результате данные из i –й ячейки оказываются на
информационных выходах DO
2
DO
1
DO
0
.
Условное графическое обозначение микросхемы ОЗУ представлено на рис. 42.
Рис. 42. Условное графическое обозначение микросхемы ОЗУ
RAM
12
DO
0
DO
1
DO
2
A
0
A
1
DI
0
DI
1
DI
2
49
4.6.6. Вопросы для повторения
1. Назовите единицы измерения информационной емкости микросхем памяти.
2. Перечислите отличия оперативной и постоянной памяти.
3. В чём состоит принцип адресной организации памяти?
4. Какой тип триггера используется как базовая ячейка оперативной памяти?
5. ПРИНЦИПЫ ОРГАНИЗАЦИИ МИКРОПРОЦЕССОРОВ
5.1. Основные функциональные узлы центрального процессора
Структура МП и набор входящих в него функциональных узлов существенно
зависит от формата выполняемых им команд.
Формат команд первых ЭВМ имел пять полей:
Рис. 43. Формат команды ЭВМ с четырьмя адресными полями
Простейшая структура процессора, выполняющего команды указанного формата,
изображена на рис. 44.
Рис. 44. Структура процессора, выполняющего команды с четырьмя адресными
50