Сушкин И.Н. Вычислительная техника и информационные технологии. Курс лекций

Подождите немного. Документ загружается.

Рис. 1.17. Тристабильная схема (а) и ее условное обозначение (б)

1.2.4. Счетчики

Счетчик – это последовательностная схема, которая производит

подсчет импульсов, поступающих на его вход и фиксация его в

определенном коде.

Классификация цифровых счетчиков может быть проведена по

следующим признакам:

- способ записи информации в счетчик;

- способ организации сигналов переноса;

- направления счета;

- модуль счета.

По первому признаку все счетчики разделяются на синхронные и

асинхронные.

В синхронных подсчет импульсов осуществляется только при наличии

сигналов синхронизации, в асинхронных счет производится при их отсутствии.

По второму признаку счетчики подразделяются на:

- счетчики с последовательным переносом;

- счетчики с параллельным (ускоренным) переносом.

По третьему признаку счетчики подразделяются на:

- суммирующие, показание которых увеличиваются на единицу с

приходом очередного входного импульса;

- вычитающие, показание которых уменьшается с приходом очередного

импульса;

- реверсивные, направление в которых зависит от управляющих сигналов.

По последнему классификационному признаку счетчики делятся на:

- двоичные, модуль счета которых равен степени числа 2;

- не двоичные, модуль счета которых не являются степенью числа 2

(например: десятичные).

Кольцевые счетчики импульсов – цифровые счетчики, образованные

сдвигающими регистрами, замкнутых в кольцо. В таких счетчиках выход

последнего разряда регистра соединен с информационным входом младшего

разряда регистра. Коэффициент деления такого счетчика равен разрядности

регистра, замкнутого в кольцо или больше его на единицу.

1.2.5. Сумматоры

Сумматоры – это комбинационные устройства функционального

назначения, предназначенные для сложения двух двоичных чисел.

К их числу относятся:

- сумматоры по модулю два (исключающая ИЛИ);

- полусумматоры (суммирование двух одноразрядных двоичных чисел);

- полный сумматор (устройство суммирующее два N разрядных

двоичных числа).

Примеры сумматоров.

Полный одноразрядный сумматор ИМ1 комбинационного типа

реализует функцию суммирования входных переменных А, В, Р1 и функцию

переноса Р2. Логическая структура сумматора (рис. 1.18) включает входную

логику, схему формирования суммы (и ее инверсии) и схему переноса.

&1◊&

1◊&

& 1

Рис. 1.18. Логическая структура микросхемы ИМ1

При поступлении высокого уровня только на один из входов сумматора

(А, В или Р1) сигнал переноса будет отсутствовать (Р2-1), выходной

инвертор схемы формирования суммы будет закрыт и на выходе будет

высокий уровень (S=1). При поступлении на вход сумматора высокого

уровня от двух слагаемых,схемой переноса вырабатывается сигнал переноса

(Р2=0), и на выходе сумматора будет сформирован низкий уровень (S=0) При

поступлении на вход сумматора всех трех слагаемых с высоким уровнем на

выходах схемы установится низкий уровень (по выходу переноса Р2) и

высокий уровень (по выходу суммы S). Сумматор ИМ1 обладает широкими

логическими возможностями. Входные цепи сумматора позволяют

выполнять операции суммирования, как с входными переменными, так и с их

инверсиями, а при использовании входов A3, ВЗ реализовать схему

«Монтажное ИЛИ». Управление по входам ВЗ (1) и A3 (10) осуществляется

от ИС с открытым коллекторным выходом. Микросхема ИМ1

предусматривает дополнительный выход для формирования инверсного

значения суммы. Указанные особенности сумматора позволяют на его основе

строить многоразрядные сумматоры, работающие в режиме сложения или

вычитания. При построении многоразрядных сумматоров вход С1 первого

разряда подключается к источнику напряжения низкого уровня. Сумма

слагаемых с нечетных разрядов снимается с выхода S, с четных - с выхода S.

Для реализации многоразрядных вычитателей вход Р1 первого разряда

подключается к источнику напряжения высокого уровня, а слагаемое В

подается на инвертированные входы, благодаря чему операция вычитания

заменяется операцией сложения с отрицательным числом

(

)

ABAB

−=+−

Режим работы приведен в табл. 1.8.

Таблица 1.8

Входы Выходы

B A

0 0 0 1 1 0

0 0 1 1 0 1

0 1 0 1 0 1

0 1 1 0 1 0

1 0 0 1 0 1

1 0 1 0 1 0

1 1 0 0 1 0

1 1 1 0 0 1

1.2.6. Дешифраторы

Кодирующим устройством называют логический узел, преобразующий

многоразрядный входной код в выходной код, построенный по иному закону.

Название в большой мере условно, поскольку любое цифровое устройство

преобразует некоторый входной код в некоторый выходной, т. е. является

кодовым преобразователем. Традиционно это название применяется к узлам,

работа которых не описывается

достаточно простым алгоритмом,

как, например, работа сумматора, а

задается таблицей соответствия

входов и выходов. В таком смысле

термин и будет применяться в даль-

нейшем. Дешифратором или

декодером (decoder) чаще всего на-

зывают кодирующее устройство,

преобразующее двоичный код в

унарный. Из всех m выходов

дешифратора активный уровень

имеется только на одном, а именно

на том, номер которого равен поданному на вход двоичному числу. На всех

остальных выходах дешифратора уровни напряжения неактивные. Условное

изображение дешифратора на схемах показано на рис. 1.19. О разрешающем

входе Е будет сказано ниже.

Рис. 1.19. Дешифратор 3-8

Если декодер имеет n входов, m выходов и использует все возможные

наборы входных переменных, то m=2

Такой декодер называют полным в

отличие от неполного, использующего лишь часть возможных наборов и

имеющего соответственно меньшее число выходов и внутренних схемных

элементов.

Декодер используют, когда нужно обращаться к различным цифровым

устройствам, и при этом номер устройства — его адрес — представлен

двоичным кодом. Входы декодера (их иногда называют адресными входами)

часто нумеруют не порядковыми номерами, а в соответствии с весами

двоичных разрядов, т. е. не 1, 2, 3, 4, 5, ... а 1, 2, 4, 8, 16 ... Число входов и

выходов декодера указывают таким образом: декодер 3-8 (читается «три в

восемь»); 4-16; 4-10 (это неполный декодер).

Если дешифратор состоит из элементов И-НЕ, то на его выходах будут

отрабатываться не сами функции Y

, а их инверсии, т. е. активным уровнем

выхода будет низкий. Ликвидировать инверсии на выходах можно или

подключив инверторы, или построив дешифратор по двойственной схеме —

на элементах ИЛИ-НЕ. Число входных инверторов и буферных усилителей

при этом не изменится.

Дешифраторы часто имеют разрешающий (управляющий,

стробирующий) вход Е (от enable—давать возможность). При Е=1

дешифратор работает как обычно, при Е=0 на всех выходах устанавливаются

неактивные уровни независимо от поступившего кода адреса. Вход Е часто

выполняют инверсным. Дешифратор, имеющий разрешающий вход, иногда

называют декодер-демультиплексор и на условном обозначении вместо

символа DC используют символ DX. Откуда появилось это название, будет

сказано в следующем параграфе.

На рис. 1.20 показана группа из пяти дешифраторов, соединенных в два

каскада.

E a8a16

DC4

DC0

DC1

DC2

DC3

a4 a2 a1

Рис. 1.20. Каскадное соединение дешифраторов

Вся группа работает как дешифратор 5-32. Два старших разряда адреса

и а

расшифровываются дешифратором 2-4 DC4, который по входам Е

управляет четырьмя дешифраторами 3-8 второго каскада. Младшие разряды

адреса а

, а

поступают на все дешифраторы второго каскада, но

открытым по входу Е оказывается лишь один из них. Ему и будет принад-

лежать единственный из всех 32 возбужденный выход. Так, при поступлении

кода а

= 01111 у DC4 сигнал появится на выходе 1, и по входу Е

будет открыт DC1. Остальные дешифраторы второго каскада будут заперты.

Разряды адреса а

=111 вызовут появление 1 на выходе 7 дешифратора

DC1, т. е. на выходе 15 всего составного дешифратора, что соответствует

заданному адресу. Принцип используется при построении дешифраторов на

много выходов из микросхем дешифраторов с меньшим числом выходов.

В рассмотренном примере 5-разрядный адрес был разбит на две группы

в 2 и 3 разряда, и это определило структуру всей схемы. В общем случае

многоразрядный адрес можно разбить на группы различными способами, и

каждому способу будет соответствовать свой вариант схемы

многокаскадного (не обязательно двухкаскадного) дешифратора. Варианты

будут отличаться задержкой и аппаратурными затратами, и можно ставить

задачу выбора оптимальной в заданной серии элементов структуры.

Дешифраторы, выпускаемые в виде отдельных микросхем, имеют

буквенное обозначение ИД. В сериях ТТЛ, в которых элементы И-НЕ

наиболее технологичны, дешифраторы обычно имеют инверсные выходы, т.

е. активный низкий уровень выходного сигнала. В КМДП-сериях, где

элементы ИЛИ-НЕ не менее технологичны, чем И-НЕ, дешифраторы чаще

имеют прямые выходы. Стремление возможно полнее использовать выводы

типовых корпусов определяет размеры декодеров, выпускаемых в виде СИС.

Обычно это 3-8, 4-10, сдвоенный 2-4, а также 4-16, но уже в корпусе с 24

выводами.

Временные характеристики микросхем дешифраторов определяются

задержками двух трактов; адресные входы - выход и входы разрешения -

выход. Обе эти характеристики приводятся в полных справочниках.

Задержка по тракту разрешения почти всегда меньше задержки по тракту

адреса. Типовая задержка микросхем дешифратора лежит в пределах (1-2)τ

данной серии элементов.

Выходные усилители дешифратора позволяют выдавать на индикатор

переменное напряжение с амплитудой, в 2 раза превышающей напряжение

питания (при этом не требуется включать разделительные конденсаторы).

Повышенное напряжение необходимо для больших по размеру индикаторов.

На рис. 1.21 показано подключение к дешифратору К564ИД5

семисегментного жидкокристаллического индикатора.

К564ИД5

16 7 8

и.п.с.

-U

и.п.э.

A=2

B=2

C=2

D=2

6 1

Рис. 1.21. Подключение ЖКИ к дешифратору К564ИД5

Амплитуда переменного напряжения на сегменте будет

соответствовать сумме U

и.п.с.

и.п.э.

. Выходные сигналы A-D могут иметь

ТТЛ-уровни. Частота переменного сигнала F выбирается ниже верхнего

предела частоты для ЖКИ (например, 30...200 Гц).

1.2.7. Мультиплексоры

Мультиплексор (multiplexor) – это функциональный узел,

осуществляющий подключение (коммутацию) одного из нескольких входов

данных к выходу. Номер выбранного входа соответствует коду, поданному

на адресные входы мультиплексора. Условное изображение мультиплексора

показано на рис. 1.22. Вход Е – разрешающий: при E=1 мультиплексор

работает как обычно, при Е=0 выход

узла находится в неактивном состоянии,

мультиплексор заперт.

Мультиплексоры 4–1, 8–1, 16–1

выпускаются в составе многих серий и

имеют буквенный код КП. Их вре-

менные характеристики задаются

задержками по трем трактам: вход

адреса–выход, вход данных–выход,

вход разрешения–выход. Для

большинства серий эти величины лежат

в пределах (1-2)τ своей серии

элементов. Универсальный способ

наращивания мультиплексоров показан

на рис. 1.23.

1.2.8. Шифраторы

Шифратор, или кодер (encoder},

выполняет функцию, обратную

дешифратору. Условное изображение

шифратора на схемах показано на рис.

1.24. Классический шифратор имеет m

входов и n выходов, и при подаче

сигнала на один из входов (обязательно

на один, и не более) на выходе узла

появляется двоичный код номера

возбужденного выхода. Число входов и

выходов такого шифратора связано

соотношением m=2. Шифратор можно

использовать, например, для

отображения в виде двоичного кода

номера нажатой кнопки или положения многопозиционного переключателя.

Разрешение

Данные

Адрес

MSE

D14

D15

Рис. 1.22. Условное

изображение мультиплексора

Рис. 1.23. Каскадное соединение

мультиплексоров

1.3. Узлы построения систем цифровой

обработки информации

1.3.1. Память

Команды и данные необходимо

хранить и выбирать по мере надобности в

процессе работы ЭВМ. Для этой цели

применяют запоминающие устройства (ЗУ).

Запоминающие устройства можно разделить

на два типа – постоянные запоминающие

устройства (ПЗУ) и оперативные

запоминающие устройства (ОЗУ). ПЗУ

используется для хранения команд и

констант. Запись в ПЗУ сложна и занимает много времени, поэтому этот тип

памяти применяется в ситуациях, когда не требуется изменять однажды

записанную информацию, например в специализированных системах.

Поскольку микро-ЭВМ в основном используется в подобных системах, в

большинстве таких ЭВМ для хранения программ применяется только ПЗУ.

Оперативные запоминающие устройства используются для хранения

данных, изменяющихся в процессе работы системы, например результатов

вычислений или программ, которые часто меняются. Однако в функцию

любого из рассмотренных типов памяти входят хранение данных и команд и

обеспечение их выборки в процессе реализации программы.

В последующих разделах подробно рассматриваются постоянные и

оперативные запоминающие устройства.

1.3.1.1. Постоянные запоминающие устройства

Для большинства микро-ЭВМ основным используемым типом памяти

являются постоянные запоминающие устройства. Данный тип памяти также

называют мертвой, фиксированной или долговременной памятью.

Постоянное запоминающее устройство функционирует как матрица памяти,

для которой однажды полученное заполнение постоянно и не может быть

изменено микропроцессором, использующим эту память.

Выключение электропитания не меняет содержимого ПЗУ.

Большинство ПЗУ относится к устройствам памяти с произвольным

доступом, в которых время доступа одинаково для всех ячеек памяти. То

есть, говоря более строго, для устройства с произвольным доступом время

доступа не зависит от адреса, по которому производится обращение.

Вследствие последних достижений в области технологий ИС

наметилось несколько вариантов исполнения ПЗУ. Удобным средством

Рис. 1.24. Условное

изображение шифратора

классификации данных устройств является способ их программирования,

позволяющий поделить все ПЗУ на три класса. К первому классу следует

отнести ПЗУ, программируемые изготовителем по заказу пользователя.

Такие устройства называют иногда ПЗУ с масочным программированием. В

ПЗУ данного класса не допускается внесение изменений после их поставки.

Во второй класс входят ПЗУ, программируемые непосредственно

пользователем. Подобные устройства часто называют программируемыми

ПЗУ либо ПЗУ с программируемым полем и сокращенно называют ППЗУ.

Обычно в ППЗУ используются плавкие связи, которые могут быть

модифицированы пользователем. Однако, после того как устройство

запрограммировано, содержимое его памяти остается постоянным, как и в

ПЗУ первого класса.

К третьему классу относят ПЗУ, которое можно программировать

повторно, такие устройства называют перепрограммируемые или

полупостоянными. Перепрограммирование ПЗУ данного класса

производится автономно с использованием электрических, оптических и

других устройств.

Структурная схема типичного постоянного запоминающего устройства

приведена на рис. 1.25.

Дешифратор

адреса

памяти

Матрица

памяти

M x N

Выходной

буфферный

усилитель

входов

N=2

адресо

M разрядов

выходного

слова для

каждого из N

входов

Рис. 1.25. Структурная схема ПЗУ

Здесь дешифратором адреса памяти является комбинационная схема,

которая по требуемому одному из N возможных адресов открывает доступ к

соответствующему M-разрядному слову в матрице памяти MxN, содержимое

этих M разрядов затем передается в выходной буферный усилитель для

последующего использования в системе. При генерировании N возможных

комбинаций (адресов) дешифратор адреса памяти должен иметь p входных

зажимов (

N 2= ) т. е. необходим p разрядный вход. Матрица памяти MxN

содержит постоянно хранимую комбинацию двоичных знаков. Выходной

буферный усилитель формирует M-разрядный выход.

Общую схему рис 1.25 можно реализовать при помощи двух схем

адресации, называемых линейной выборкой и выборкой по принципу

совпадения токов. Схема линейной выборки, как наиболее простая, в

основном применяется в ПЗУ небольшого объема (например, в

преобразователях кодов), тогда как в ПЗУ большого объема применяют

схему выборки по принципу совпадения токов.

Адресация по принципу линейной выборки.

ПЗУ можно характеризовать по способу адресации матрицы памяти,

которая осуществляется дешифратором адреса памяти. В ПЗУ,

использующих линейную выборку, дешифратор адреса памяти, показанный

на рис 1.25, как правило, является дешифратором типа 1 из N. Выходной

сигнал дешифратора отпирает одну из N числовых линий, каждая из которых

несет M двоичных разрядов информации. Двумерная матрица памяти MxN

подобной структуры называется прямоугольной.

Когда происходит обращение к памяти, дешифратор адреса памяти

подает напряжение (состояние 1) на соответствующую числовую линию

(одну из N). На каждую разрядную линию, соединенную с данной числовой

линией элементом связи, подается напряжение возбуждения, что

соответствует состоянию 1 для этой линии. Разрядные линии, на пересечении

которых с числовой линией отсутствуют элементы связи, находится в

состоянии 0.

Различные варианты ПЗУ с линейной выборкой отличаются в

основном типом используемых элементов связи. В простейших ПЗУ

применяются пассивные схемные элементы – резисторы и конденсаторы. В

случае больших матриц при использовании резисторов возникает ряд

проблем, связанных с явлением затухания сигнала. Рассмотрим, например,

резистивную матрицу 4х4, показанную на рисунке 1.26.

Состояние дешифратора приведено для состояния входного сигнала 10,

который активирует числовую линию W

. В результате на выходе получатся

значения 1011. Входное напряжение, подаваемое на буферный усилитель от

разрядной линии B

, есть результат деления напряжения считывания V между

резисторами R

и R

. Поскольку все резисторы одинаковы, это напряжение

равно

Рассмотрим теперь разрядную линию B

. В данном случае выходным

напряжением буферного усилителя является напряжение V, поделенное

между R

и параллельным соединением R

и R

и равное

В общем случае легко показать, что максимальная величина

напряжения, подаваемого в качестве единичного сигнала на вход буферного

усилителя, есть

V =

max

, (1.4)

где n общее количество резисторов, подсоединенных к рассматриваемой

разрядной линии. Из 1.4 следует, что при больших n, V

max

становится малым,

и тем затрудняется различие состояний 0 и 1.

Рассмотренные проблемы можно значительно упростить, если

использовать нелинейные либо активные элементы. Применение диодов