Сушкин И.Н. Вычислительная техника и информационные технологии. Курс лекций

Подождите немного. Документ загружается.

Регистры CS, DS, SS, ES предназначены для указания начала области

(сегмента) памяти и используются при обращении к памяти для вычисления

адресов ячеек.

CS – регистр сегмента программы, определяет начальный адрес

сегмента памяти, в котором располагается программа. Выборка очередной

команды осуществляется относительно содержимого CS с использованием

значения указателя команд IP.

DS – регистр сегмента данных, определяет начальный адрес текущего

сегмента данных. Вычисление физического адреса в этом сегменте зависит

от способа адресации.

ES – регистр дополнительного сегмента данных

SS – регистр сегмента стека, определяет начало стекового сегмента и

используется в командах обращения к стеку, при обработке прерываний и

подпрограмм. (Стек – это сегмент памяти, работающий по принципу LIFO

(Last in first out – вошедший последним выходит первым.))

IP – указатель команд, является смещением в сегменте кода

относительно начала сегмента.

Более подробно описание функций этих регистров приведено в

следующем разделе.

Сумматор адресов формирует 20-разрядный физический адрес,

суммируя два логических адреса: базовый логический адрес, находящийся в

одном из сегментных регистров и смещение в сегменте. Более подробно

описание описание этого процесса приведено в следующем разделе.

Буферы обеспечивают связь с шинами адреса и данных для передачи

логического нуля и единицы о обладая возможностью переходить в так

называемое «третье», высокоимпедансное состояние.

Управляющее устройство дешифрирует команды, формирует

управляющие сигналы, обеспечивающие функционирование вычислительной

системы, а также микроприказы для внутренних действий МП.

2.3.2 Сегментация памяти, вычисление адресов

Сегмент представляет собой независимый, поддерживаемый на

аппаратном уровне блок памяти. Каждая программа в общем случае может

состоять из любого количества сегментов, но непосредственный доступ она

имеет только к четырём сегментам: кода CS, данных DS, стека SS и

дополнительного сегмента данных ES (для 32-х разрядных процессоров

серии Intel вводятся ещё два дополнителных сегмента FS и GS). В

компьютере программа никогда не знает, по каким физическим адресам

будут размещены её сегменты, этим занимается её операционная система.

Она размещает сегменты программы в оперативной памяти по

определённым физическим адресам, после чего помещает значения этих

адресов в соответствующие сегментные регистры. В самостоятельно

разрабатываемом вычислителе проблема инициализации сегментных

регистров и распределение ресурсов памяти лежит на разработчике

аппаратуры и программного обеспечения. Внутри сегмента программа

обращается к адресам относительно начала сегмента, то есть, начиная с нуля

и заканчивая адресом, равным размеру сегмента (его максимальный объём

может быть 64 Кб). Этот относительный адрес или смещение, используемое

микропроцессором для доступа к данным внутри сегмента, называется

эффективным (ЕА) или исполнительным. В руководствах фирмы Intel термин

«эффективный адрес» применяется в контексте машинного языка, а термин

«смещение» (offset) – в контексте языка ассемблера. Слово «смещение»

(displasement) означает величину, которая прибавляется к содержимому

регистра(ов) для образования ЕА.

Сегменты могут быть смежными, следовать с интервалом или

перекрываться. Каждый сегмент начинается на 16-байтной границе (так

называемая граница параграфа).

Для вычисления 20-разрядного физического адреса содержимое

каждого сегментного регистра (CS, DS, SS, ES) рассматривается как 16

старших разрядов А4–А19 начального адреса соответствующего сегмента.

Младшие разряды А0–А3 полагаются равными нулю и приписываются

справа при вычислении физического адреса. Вычисление производится в

сумматоре и состоит в сложении 20-разрядного начального адреса сегмента с

16-разрядным смещением, которое дополняется четырьмя старшими

разрядами, равными нулю (рис. 2.4).

Эффективный адрес

(смещение)

0000 16 бит

Базовый сегментный адрес 16 бит 0000

Физический адрес 20 бит

Рис. 2.4. Формирование физического адреса

Наличие сегментных регистров обеспечивает следующие преимущества:

- ёмкость памяти может доходить до 1 Мбайт, хотя команды оперируют

16-битными адресами;

- сегменты кода, данных и стека могут иметь длину более 64 Кбайт

благодаря использованию нескольких сегментов кода, данных или стека.

Источники смещения для различных типов обращения к памяти

приведены в таблице 1. Из таблицы видно, что команды всегда выбираются

из сегмента кода в соответствии с логическим адресом CS:IP. Стековые

команды всегда обращаются к сегменту стека по адресу SS:SP. Если при

вычислении адреса ЕА используется регистр ВР, то обращение производится

также к стековому сегменту, однако в этом случае стековый принцип работы

«вошедший последним выходит первым» игнорируется и ячейки стекового

сегмента рассматриваются просто как ячейки памяти. Обычно операнды

располагаются в текущем сегменте данных DS и обращение к ним

организуется по адресу DS:EA. Однако, можно обратиться к переменным,

находящимся в других сегментах. Цепочку (строку) – источник, как правило,

располагают в текущем сегменте данных, а её смещение задаётся регистром

SI. Цепочка-получатель находится в дополнительном сегменте ES, а

смещение – в регистре DI.

Таблица 2.1

Тип ссылки к памяти Сегмент по

умолчанию

Альтернативный

сегмент

Смещение

Выборка команды CS Нет IP

Стековая операция SS Нет SP

Переменная DS CS, SS, ES EA

Цепочка-источник DS CS, SS, ES SI

Цепочка-приёмник ES Нет DI

ВР как базовый регистр SS CS, SS, DS EA

Смена сегментного регистра осуществляется с помощью

однобайтового префикса замены сегмента 001SR110, который ставится перед

первым байтом команды. Поле SR содержит код сегментного регистра: 00 –

ES, 01 – CS, 10 – SS, 11 – DS.

2.3.3 Организация ввода – вывода во внешние устройства

Ввод и вывод информации в порты можно осуществить двумя

способами: с использованием общего с памятью адресного пространства, т. е.

с отображением на память (совмещённая адресация) и с использованием

адресного пространства ввода – вывода (раздельная адресация). При

раздельной адресации применяются специальные команды IN (ввод) и OUT

(вывод), обеспечивающие передачу между аккумулятором и портами. При

выполнении этих команд в минимальном режиме вырабатывается сигнал

M/IO = 0, позволяющий вместе с сигналами WR и RD сформировать

системные сигналы IOW и IOR для организации записи данных в порт и

чтения из порта. В максимальном режиме системные сигналы IOW и IOR

вырабатываются системным контроллером I8288 на базе сигналов состояния

S0, S1, S2.

2.3.4 Назначение выводов микропроцессоров

Расположение выводов микропроцессоров I8086 и I8088 совпадает,

отличие заключается лишь в использовании старшего байта адресной шины,

в процессоре I8088 шина данных однобайтная, поэтому мультиплексирован

только младший байт ША/ШД. Кроме этого, сигнал M/IO имеет инверсное

значение относительно процессора I8086. Назначение выводов

микропроцессора I8086 приведено в таблице 2.2. В зависимости от уровня

сигнала на входе MN/MX процессоры могут работать в минимальном и

максимальном режимах. В минимальном режиме микропроцессор сам

вырабатывает сигналы управления для системы. Этот режим предназначен

для построения небольших устройств, не использующих сопроцессоры или

другие процессоры. В максимальном режиме сигналы управления системной

шиной IOR (чтение внешнего устройства), IOW (запись во внешнее

устройство), MEMR (чтение памяти), MEMW (запись в память), INTA

(подтверждение прерывания) и ALE (или STB – строб записи адреса в

регистр-защёлку) вырабатываются контроллером шины I8288 (К1810ВГ88)

по сигналам состояния S0-S2.

Таблица 2.2

Сигнал

Вх/Вых Назначение в мин. Режиме Назнач.в макс. реж.

AD[0:7] Вх/Вых (z) Address / Data – мультиплексированные

сигналы шины адреса и данных. Адрес

присутствует в начале каждого

машинного цикла. В I8088 эти сигналы

через регистр-защелку выводятся на

линии Addr[0:7] шины адреса и

двунаправленным буферным регистром

соединяются с линиями Data[0:7] шины

данных. У процессора 8086

мультиплексирована 16-разрядная шина

AD[0:15]

Аналогично

AD[8:15] Вх/Вых (z) Address / Data – сигналы шины

адреса/данных в микропроцессоре I8086

(не мультипликсированные у

процессора I8088).

Аналогично

A[16:19] /

S[3:6]

Вых (z) Address / Status – старшие биты шины

адреса, мультиплексированные с

сигналами состояния. Адрес

присутствует в первом такте каждого

машинного цикла (а при адресации ВУ

– нули), после чего сменяется

признаками состояния. В битах

состояния S6=0, S5 отражает состояние

Аналогично

флага прерываний IF, S4 и S3

указывают, какой сегментный регистр

используется в данном цикле (при

обращении к ВУ на S3 =0, на S4=1). В

I8086 информация состояния не

используется, а эти сигналы через

регистр-защелку поступают на линии

Addr[16:19] шины адреса

CLK Вх Clock – сигнал синхронизации

процессора частотой 4,77 МГц (8МГц в

Turbo

)

Аналогично

RDY Вх Аппаратная проверка готовности,

используется для синхронизации

работы МП и медленно действующей

периферии, 1 – есть готовность, 0 – нет

готовности,вводятся такты ожидания;

проверяется в каждом м

шинном цикле.

Аналогично

TEST Вх Программная проверка готовности.

Вход проверяется, если есть команда

WAIT, 0 – есть готовность, 1 – нет

готовности, вводятся такы ожидания

Аналогично

CLR Вх

Сброс: регистры

, флагов,

указатель команд IP обнулены, конвейер

команд пуст, в регистре CS все разряды

устанавливаются в 1.

Аналогично

HLD

RQ / GT0

Вх

Вх/Вых

HLD – запрос захвата шины от

внешней подсистемы (ВУ или

контроллера прямого доступа памяти)

RQ/GT0 – Request /

Grant – сигнал

запроса (Request) и

предоставления

(Grant) управления

локальной шиной,

используется для

связи с

сопроцессором I8087

HLDA

RQ / GT1

Вых

Вх/Вых

HLDA – подтверждение захвата шины,

выдаётся в ответ на сигнал HLD после

приостанова вычислительного процесса

в МП и перевода шин и некоторых

управляющих сигналов в z- состояние.

RQ/GT1 –

аналогично RQ/GT0,

но с меньшим

приоритетом. В

I8086 не

используется (на

него подается лог.

«1»)

LOCK

Вых (z)

Вых

WR – запись, указывает на выполнение

цикла записи в память или ВУ.

LOCK – Сигнал

монополизации

управления шиной,

вырабатывается на

время выполнения

кома

ды по

префиксу

инструкции LOCK

NMI Вх Non Mascable Interrupt – сигнал,

высокий уровень которого вызывает

немаскируемое прерывание NMI.

Аналогично

INTR Вх Interrupt Request – сигнал запроса

(высоким уровнем) маскируемого

прерывания.

Аналогично

RESET Вх Сигнал аппаратного сброса (высоким

уровнем). Синхронизированный сигнал

сброса поступает через микросхему

(генератор тактовых импульсов) I8284.

Аналогично

INTA

ALE

QS0, QS1

Вых INTA – подтверждение запроса

прерывания, формируется в ответ на

принятый запрос прерывания INT,

выполняет функцию сигнала RD в

цикле подтверждения прерывания и

стробирует чтение вектора прерывания.

ALE (STB) – строб адреса, выдаётся в

начале каждого машинного цикла для

записи адреса в регистр-защёлку

QS0, QS1 – Queue

Status – состояние

внутренней очереди

команд. Эти сигналы

поступают на

одноименные входы

сопроцессора I8087

ST0

Вых (z)

DE – Сигнал разрешения передачи

данных шинному формировате

лю по

ШД

ST0–Status –

используется

совместно с

сигналами ST1, ST2

(табл. 2.3).

OP/IP

ST1

Вых (z)

OP/IP (DT/R) – передача/приём данных,

определяет направление передачи по

шине данных. 1 – запись данных, 0 –

чтение. Предназначен для управления

шинными формирователями по ШД и

действуют на протяжении всего цикла

шины.

Это сигналы

состояния,

идентифицирующие

выполняемый

шинный цикл.

Начало и конец

цикла индицируется

переходом бит

состояния из

пассивного (111) в

активное состояние

и о

ратно.

M/IO

ST2

Вых(z)

M/IO – определяет обращение

процессора к памяти или к ВУ и

используется для разделения адресного

пространства памяти и внешних

устройств.

Сигналы поступают

на входы

контроллера шины

I8288, который их

декодирует в

сигналы управления

системной шиной

IOR, IOW, MEMR,

MEMWR, INTA и

ALE .

RD Вых (z) Чтение, идентифицирует выполнение

цикла чтения из памяти или ВУ.

Аналогично

BHE / SТ7 Вых (z) Byte High Enable / Status 7 (только для

процессора 8086) – разрешение

старшего байта. Сигнал BHE указывает

на присутствие данных на линиях

AD[8:15]. Совместное использование

BHE и младшей линии адреса А0 для

дешифрации адресов позволяет

осуществлять передачу слов или

отдельных байтов по шине AD (табл.

2.4).

–

резервный выход.

Аналогично

MN/MAX Вход Минимальный/максимальный –

обеспечивает соответствующий режим

работы микропроцессора.

Аналогично

Таблица 2.3

SТ0 SТ1 SТ2 Тип цикла

0 0 0 Подтверждение прерывания (INTA)

0 0 1 Чтение порта (IORD)

0 1 0 Запись в порт (IOWR)

0 1 1 Останов (Halt)

1 0 0 Выборка кода

1 0 1 Чтение памяти (MEMRD)

1 1 0 Запись в память (MEMWR)

1 1 1 Пассивное состояние

В таблице 2.3 приведены состояния сигналов на выходах процессора

SТ0, SТ1, SТ2, используемых в максимальном режиме. Они показывают тип

машинного цикла, исполняемого в данный момент. Сигналы с этих выводов

подаются на системный контроллер I8288 для формирования системных

управляющих сигналов.

2.3.5 Организация адресного пространства памяти и ввода-вывода

Память логически организована как одномерный массив байтов,

каждый из которых имеет 20-битовый физический адрес в диапазоне 00000

— FFFFF. (Для записи адресов здесь и далее используется 16-ричная

система счисления.) Любые два смежных байта в памяти могут

рассматриваться как 16-битовое слово. Младший байт слова имеет меньший

адрес, а старший — больший. Такое размещение байтов слова используется

также в I8080 и в большинстве современных микроЭВМ. Адресом слова

считается адрес его младшего байта. Таким образом, 20-битовый адрес

памяти может рассматриваться и как адрес байта, и как адрес слова.

Полная информация, необходимая для определения физического

адреса, содержится в адресном объекте «сегмент : смещение», который

называется указателем адреса и содержит адрес сегмента и внутрисегментное

смещение. Для запоминания указателя адреса требуется два слова памяти,

причем слово с меньшим адресом всегда содержит смещение, а слово с

большим адресом — базовый адрес сегмента. Каждое слово хранится

обычным образом, т. е. по принципу «младший байт — по меньшему

адресу».

Команды, байты и слова данных можно свободно размещать по

любому адресу, что позволяет экономить память благодаря ее плотной

упаковке. Однако для экономии времени выполнения программы

целесообразно размещать слова данных в памяти по четным адресам, так как

МП передает такие слова за один цикл шины. Слово с четным адресом

называется выравненным на границе слов. Слова с нечетными адресами

(невыравненные) также допустимы, но для их передачи требуются два цикла

шины, что снижает производительность МП. (Каждый цикл имеет четыре

обязательных такта Т). Отметим, что шинный интерфейс инициирует

необходимое для выборки слова число обращений к памяти автоматически,

так что двукратное обращение к памяти не требует специального указания в

программе. Особенно важно иметь выравненные слова для операций со

стеком, так как в них участвуют только слова. Следовательно, указатель

стека SP необходимо всегда инициализировать на четный адрес.

Команды всегда выбираются словами по четным адресам, за

исключениием первой выборки после передачи управления по нечетному

адресу, когда выбирается один байт. Поток команд разделяется на байты при

заполнении очереди команд внутри МП, так что выравнивание команд не

влияет на производительность и поэтому не используется.

Подключение блоков памяти.

При подключении ЗУ к шинам МПС необходимо обеспечивать

передачу как двухбайтовых слов, так и отдельных байтов. С этой целью

память выполняется в виде двух банков (рис. 2.5): младшего, подключаемого

к линиям данных D7 – DO и содержащего байты с четными адресами (А0 =

0), и старшего, соединенного с D15 – D8 и содержащего байты с нечетными

адресами (А0 = 1). Чтобы каждое слово передавалось за один цикл шины,

слова располагают только с четных адресов. Напомним, что адресная линия

АО совместно с линией разрешения старшего банка ВНЕ обеспечивает

следующие варианты пересылок по шине данных:

А0 = 0, ВНЕ = 0 – пересылается слово;

А0 = 0, ВНЕ = 1 – пересылается только младший байт;

A0 = l, BHE = 0 – пересылается только старший байт,

А0 = 1, ВНЕ = 1 – устройство не выбрано.

Выработка сигнала ВНЕ и указанный порядок пересылок реализуются

микропроцессором автоматически.

Рис. 2.5. Схема подключения банков памяти

При чтении из ЗУ в любом случае на шину данных будет подаваться

слово, из которого МП при необходимости выберет требуемый байт и

поместит его в регистр, указанный в выполняемой команде. Поэтому

сигналы ВНЕ и АО на ПЗУ не подаются. При записи в ЗУ необходимо

различать старший и младший байты (иначе может происходить разрушение

информации, хранящейся в соседнем байте). Для этого сигналы ВНЕ и АО

подаются на входы CSH и CSL выбора старшего и младшего банков ОЗУ.

Процесс обращения к ПЗУ стробируется сигналом MEMR, а к ОЗУ –

сигналами MEMR и MEMW, объединенными с помощью логического

элемента И-НЕ. В примере, показанном на рис. 2.5, емкость каждого блока

(ПЗУ и ОЗУ) составляет 8 Кбайт. Блок ПЗУ может быть, например, выполнен

на основе двух включенных параллельно БИС К573РФ4 емкостью 8 Кбайт

каждая, а блок ОЗУ – на основе восьми БИС К537РУ10 емкостью 2 Кбайт

каждая. Адресные входы А12–АО каждой пары БИС соединены параллельно

и подключены к адресным линиям А13–А1. Оставшаяся свободной линия

А14 используется для различения блоков ПЗУ (А14=0) и ОЗУ (А14=1). В

более общем случае для различения блоков ПЗУ и ОЗУ, а также для раз-

дельной адресации страниц этих блоков осуществляется дешифрация

старших адресных линий, например с помощью ИС К155ИД4.

При подключении внешних устройств также возникает проблема

передачи слов или отдельных байтов по шине данных (ШД) К устройствам,

которые осуществляют обмен байтами и поэтому подключаются к младшей

или старшей половине ШД, относятся, в частности, все программируемые

БИС. В этом случае отдельно дешифруются четные и нечетные адреса ВУ

(рис. 2.6), и полученные таким образом сигналы выбора CS подаются на со-

ответствующие входы БИС. Устройства с четными адресами подключаются к

младшей половине ШД (или ко всей ШД), а устройства с нечетными адреса-

ми – к старшей половине ШД. Если, например, необходимо передавать слова

с помощью БИС интерфейса К580ВВ55, то параллельно включается две такие

БИС, входы CS которых соединены с разными дешифраторами адреса. При

этом имеется возможность передавать не только слова, но и отдельные

байты, т. е. обращаться индивидуально к каждой БИС. Если в этом нет

необходимости, то входы CS обеих БИС можно подключить к одному

выходу верхнего дешифратора DC

Рис. 2.6. Подключение программируемых БИС

к микропроцессорной системе

Несколько иной способ выработки сигналов CS показан на (рис. 2.7),

где возможна передача слов по нечетному адресу, при которой МП

последовательно передает два байта.