Кагиров Р.Р. Лекции по Организации ЭВМ
Подождите немного. Документ загружается.
Регистр префикса используется для хранения кода префикса, применяемого в
механизме префиксации на этапе преобразования реального адреса в
абсолютный.
Регистры таймера и компаратора времени, а также программируемый регистр
часов используются в процедурах, связанных с отсчетом времени в таймере и
компараторе часов CP, а также во внешних часах.
Система команд процессора
Команда, исполняемая процессором, в общем случае включает код операции
(code of operation - COP), определяющий тип выполняемой операции, и
адресную часть, задающую используемые в операции операнды. Операнды
команд относятся к одному из трех типов:
непосредственные, заданные в командах;
регистровые, расположенные в регистрах процессора;
операнды, хранящиеся в памяти.
Разрядности операндов, используемых в командах z/Architecture, определяются
кодом операции и дополнительными управляющими кодами в регистрах
процессора. Для использования в одной команде операндов разной разрядности
в список команд z/Architecture включены дополнительные команды. Биты и
байты в операндах нумеруются слева направо от 0. Бит 0 соответствует
старшему разряду.
Непосредственные операнды являются 8-, 16- или 32-разрядными константами,
задаваемыми полем I в адресной части команды.
Регистровые операнды могут находиться в одном из программно доступных
регистров процессора и либо прямо адресуются четырехразрядным адресом в
команде (поле R), либо подразумеваются неявно кодом операции. Форматы
регистровых операндов определяются типом операции и разрядностью
используемых регистров.
Операнды в памяти могут включать один или более байт, адресуемых целыми
неотрицательными числами 0, 1, 2... Байты из группы соседних ячеек образуют
многобайтные поля или операнды, адресуемые младшим из адресов. В
архитектуре zSeries используются операнды фиксированной и переменной
длины. Для представления операндов фиксированной длины используются
форматы байта, полуслова (2 байта), слова (4 байта), двойного слова (8 байт) и
учетверенного слова (16 байт), которые целесообразно с точки зрения
производительности размещать в полях ОП, имеющих определенные
граничные адреса, кратные степени 2 (табл. 2.1). Операнды переменной длины
адресуются младшим из группы занимаемых адресов с указанием длины (числа
251
байт) в команде либо непосредственно (4- или 8-разрядное поле L), либо в виде
ссылки на регистр GR, содержащий код длины.
В командах z/Architecture допускается использование 24-, 31-разрядных
адресов, размещаемых в формате слова, и 24-, 31-, 64-разрядных адресов - в
формате двойного слова. Разрядность адреса определяется битами 31,32 в слове
состояния программы PSW. Такой способ управления разрядностью позволяет
в рамках одной архитектуры применять различные комбинации разрядностей
адресов и операндов, используемых в z/Architecture и более ранних
архитектурах. Ранее разработанные программы для 32-разрядных операндов
могут быть исполнены в сочетании с 64-разрядной адресацией и, наоборот, 31-
разрядная адресация может применяться совместно с 64-разрядной
арифметикой. Новые дополнительные команды z/Architecture допускают
использование 32-разрядных и 64-разрядных операндов в одной команде.
Зависимость способа исполнения команд не только от кода операции, но и от
способа адресации принято называть модальностью команд. Архитектура
zSeries допускает тримодальную адресацию (по числу вариантов разрядности
адреса). Большинство команд z/Architecture являются немодальными, что
позволило сохранить без изменений исполнение команд предшествующих
архитектур.
z/Architectuire включает форматы всех команд предшествующих архитектур с
одним или двумя байтами COP (первый и второй байты команд в разрядах 0-
15). Новые команды получены в основном за счет неиспользованных кодов
COP или путем добавления второго байта COP в шестой байт команд (разряды
40-47 в форматах RXE, RXF, RXY, RSY, RSE, RSL, RIE и SIY).
Генерация адресов операндов (АО), размещенных в памяти, основана на
косвенно-регистровой адресации, когда адрес берется из регистра, заданного
полем R команды, либо на вычислении путем сложения содержимого базового
(B), индексного (X) регистров и смещения D:
АО = (B) + (X) + D
Разрядность базового и индексного регистров определяется типом команд и
способом адресации. Разрядность смещения равна 12 либо 20 (расширенный
формат). В последнем случае используются два поля смещения: DL - младшие
12 бит, DH - старшие 8 бит. При суммировании база и индекс рассматриваются
как целые двоичные числа, 12-разрядное смещение является целым без знака, а
20-разрядное смещение расширенного формата задано как целое со знаком.
Нулевые значения номеров базового B и индексного X регистров означают
отсутствие соответствующих им компонентов при формировании адреса. Если
один и тот же регистр используется в команде для формирования адреса и в
качестве приемника операнда, первым выполняется формирование адреса. При
формировании адреса с использованием 64-разрядного формата коды базы,
252
индекса и смещения меньшей разрядности дополняются в старших разрядах
нулями, либо значениями знакового разряда. При формировании адресов с
разрядностью 32, 24 старшие биты используемых регистров сохраняются без
изменения.
В системе команд z/Architecture предусмотрено пять классов операций:
основные (или базовые): целочисленная двоичная арифметика, логические
операции, переходы и др.;
десятичные: операции над десятичными числами;
с плавающей точкой: поддержка и реализация операций с плавающей точкой в
двоичном (BFP) и шестнадцатеричном (HFP) форматах;
управления: операции для управления работой процессора;
ввода-вывода: управление операциями ввода-вывода.
Класс основных команд включает команды z/Architecture с операциями над
числами с фиксированной точкой. Предусмотрено использование операций над
целыми числами со знаком и без знака, логическими данными. Для
представления чисел применяются, в основном, дополнительные, а также
обратные коды.
Операции над десятичными числами выделены в особый класс. Десятичные
команды выполняют операции десятичной арифметики и преобразований над
десятичными операндами. Десятичные операнды размещаются всегда в
основной памяти и поэтому большинство десятичных команд имеют формат SS
(память-память). Длина операндов определяется полем L в командах.
Используются две формы представления десятичных чисел: зонный и
упакованный форматы. В зонном формате старшие четыре бита каждого байта
операнда содержат код зоны, а младшие четыре бита содержат двоично-
десятичную цифру.
Команды с плавающей точкой используют два типа представления операндов в
зависимости от применяемого основания характеристики:
шестнадцатеричное - HFP (Hexadecimal Floating Point),
двоичное - BFP (Binary Floating Point).
Команды управления и ввода-вывода относятся к классам привилегированных
или частично привилегированных команд. Привилегированные команды (все
команды ввода-вывода и часть команд управления) могут исполняться только в
режиме работы процессора СУПЕРВИЗОР. Частично привилегированные
команды (часть команд управления) могут исполняться в режиме работы
процессора ЗАДАЧА при наличии разрешающих условий.
Организация адресных пространств внутренней памяти
Уровни внутренней памяти
253
Внутренняя или процессорная память имеет многоуровневую структуру,
включающую до трех уровней буферной памяти, называемой КЭШ-памятью
(Cache), основную память MS и дополнительный уровень расширенной памяти
ES. Уровни КЭШ-памяти предназначены для увеличения быстродействия
основной памяти и "прозрачны" для процессора, то есть программно
недоступны. Расширенная память программно доступна и допускает операции
чтения-записи страниц с использованием специальных процессорных команд
управления PAGE IN, PAGE OUT. Расширенная память размещается в
физическом адресном пространстве за границей 231 байт и в последних
моделях z/Architecture может не использоваться. Основная память является
многоабонентной и допускает одновременные обращения как всех центральных
процессоров, так и процессоров канальной подсистемы. При этом очередность
доступа определяется системой в зависимости от приоритетов абонентов.
Типы адресных пространств основной памяти и их взаимосвязь
Адреса формируются в CP, канальной подсистеме и в общем случае проходят
до трех стадий преобразования в процессе обращения к памяти (рис. 2.4).
Различают три базовых типа адресных пространств (Address Space - AS) и
соответствующих им адресов: абсолютные, реальные и виртуальные.
254
Абсолютный (absolute) адрес непосредственно без каких-либо преобразований
определяет ячейку физической памяти. Каждой ячейке физической памяти
соответствует не более чем один абсолютный адрес.
Реальный (real) адрес используется в многопроцессорных конфигурациях и
определяет адрес ячейки реальной памяти, преобразуемый в абсолютный путем
префиксации. Основная цель префиксации - отображение начальной области
реальной памяти (8KB) каждого процессора на одну из областей физической
памяти с различными абсолютными адресами. Это необходимо для
уменьшения числа конфликтов при обращении различных процессоров в
процессе обработки прерываний.
Виртуальные (virtual) адреса формируются процессором при исполнении
программ и транслируются в реальные посредством динамического
преобразования адресов (Dynamic Address Translation - DAT). Адресное
пространство, образуемое виртуальными адресами, называется виртуальным
адресным пространством. В архитектуре zSeries предусмотрены следующие
типы виртуальных адресов:
главный (Primary Virtual Address);
вторичный (Secondary Virtual Address);
255
AR-определяемый (AR-specified Virtual Address);
базовый (Home Virtual Address).
Тип виртуального адреса определяется режимом виртуальной адресации,
используемым в процессоре. Процессор может находиться в одном из четырех
режимов адресации, соответствующих перечисленным типам виртуальных
адресов:
режим главного AS (Primary-space mode);
режим вторичного AS (Secondary-space mode);
режим с AR-определяемым AS (Access-register mode);
режим базового AS (Home-space mode).
В режимах главного или базового AS процессору доступны, соответственно,
только главное или базовое виртуальные адресные пространства. В режиме
вторичного AS процессор может транслировать адреса и главного, и
вторичного AS. В режиме с AR-определяемым AS процессор оперирует в
главном и пятнадцати пространствах, определяемых регистрами доступа
AR1÷AR15.
Адрес, формируемый процессором до выполнения процессов DAT или
префиксации, принято называть эффективным. Эффективный адрес либо
задается ссылкой на регистр, в котором он был сформирован ранее, либо
вычисляется с использованием адресной арифметики. Различают следующие
типы эффективных адресов, трансляция которых зависит от режима работы
процессора и типа исполняемых команд:
Логический адрес (Logical Address - L) является адресом операнда для
большинства команд и может быть реальным в реальном режиме или
виртуальным четырех типов в зависимости от режима адресации.
Адрес команды (Instruction Address - I) используется для выборки команд и
может быть реальным в реальном режиме, главным виртуальным адресом в
режимах главного, вторичного и AR-определяемого AS, а также базовым в
режиме базового AS.
256
Управление работой процессора
Состояния процессора
Процессор z/Architecture может находиться в одном из четырех
взаимоисключающих состояний:
СТОП - команды и прерывания (кроме прерывания для рестарта) не
выполняются.
РАБОТА - команды и прерывания исполняются в соответствии с
управляющими кодами в слове состояния программы, управляющих регистрах
и режимом, заданным оператором.
ЗАГРУЗКА - состояние устанавливается в процессе первоначальной загрузки в
соответствии с ESA/390.
СБОЙ - переход в это состояние вызывается машинными сбоями, выявленными
в процессе функционирования процессора.
Слово состояния программы PSW
Текущее слово состояния программы PSW, как и управляющие регистры,
содержит информацию, необходимую для управления процессом исполнения
команд программы.
Основными полями PSW, определяющими последовательность исполнения
команд, являются поля адреса команды и кода условия. Поле адреса команды
реализует функции программного счетчика, то есть формирует адрес очередной
исполняемой команды. Двухразрядный код условия СС формируется по
результатам исполнения большинства команд и используется в качестве
признака перехода в командах ветвления. Другие поля PSW используются в
различных архитектурных механизмах, реализуемых процессором (прерывания,
динамическое преобразование адреса, защита памяти и др.). Смена значений
всего PSW или отдельных его полей выполняется либо программно при
выполнении некоторых команд, например, LOAD PSW, BRANCH и SET
PROGRAM MASK, либо автоматически при смене состояний различных
процессов (прерывания, смена состояния процессора и т. п.).
Внешнее управление
Предусмотрено пять инициируемых извне функций процессора (таблица 2.15):
сброс процессора;
начальный сброс процессора;
сброс подсистемы;
сброс с очисткой;
сброс по питанию.
Сброс процессора обеспечивает очистку указателей сбоев оборудования и
устраняет неопределенность состояния процессора, возникающую в результате
257
таких сбоев, в том числе путем сохранения состояния для последующего
анализа и восстановления. Сброс процессора обеспечивает:
прекращение выполнения текущей команды или других действий, например
прерываний;
сброс всех условий прерываний, кроме внешних плавающих прерываний;
все предварительно выбранные команды и операнды, а также подготовленные
для записи в память результаты сбрасываются;
очищаются строки буферов ALB, TLB;
если сброс вызван переключателем "загрузка - нормальная" любого из
процессоров конфигурации, устанавливается режим архитектуры ESA/390,
текущее PSW трансформируется в формат ESA/390, сохраняется для
последующего восстановления режима z/Architecture по команде SIGNAL
PROCESSOR.
После выполнения перечисленных действий процессор переходит в состояние
СТОП. Если после сброса следует процедура начальной загрузки IPL (initial
program load), процессор переходит в состояние ЗАГРУЗКА.
Начальный сброс процессора включает операции сброса процессора с
последующими дополнительными операциями очистки и инициализации:
если сброс вызван переключателем "загрузка - нормальная", в данном
процессоре и во всех процессорах конфигурации устанавливается режим
архитектуры ESA/390;
содержимое текущего PSW, старого PSW, регистров префикса, таймера CP,
компаратора времени, программируемого регистра TOD и регистра управления
операциями с ПТ устанавливается в 0;
в управляющих регистрах устанавливаются начальные состояния,
соответствующие режиму z/Architecture.
Сброс подсистемы предназначен для тех элементов конфигурации, которые не
являются процессорами, путем выполнения следующих действий:
в канальной подсистеме выполняется сброс системы ввода-вывода, включая
сброс прерываний ввода-вывода и передачу системного сброса в устройства
ввода-вывода;
сбрасываются плавающие прерывания в конфигурации.
Сброс с очисткой объединяет операции начального сброса процессора со
следующими операциями инициализации:
во всех процессорах конфигурации устанавливается режим архитектуры
ESA/390;
регистры общего назначения, регистры с плавающей точкой, регистры доступа
устанавливаются в 0;
содержимое основной памяти в конфигурации и соответствующие ключи
памяти обнуляются;
258
блокировки, применяемые в любом процессоре конфигурации при исполнении
команды PERFORM LOCKED OPERATION, отменяются;
выполняется сброс подсистемы.
Сброс по питанию выполняется при включении питания. Сброс CP включает
сброс регистров GR, FPR, AR в нулевое состояние и установку режима ESA/390
в случае сброса для конфигурирования или режима, в котором находятся
другие процессоры. Сброс CP может сопровождаться сбросом TOD часов,
основной и расширенной памяти и канальной подсистемы.
Средства временной синхронизации (Timing)
Для отсчета времени и взаимной синхронизации процессоров в z/Architecture
предусмотрены три возможности:
часы для отсчета реального времени и ведения даты и времени суток (TOD
сlock); в системе предусматривается использование одних часов TOD для всех
процессоров и в каждом процессоре имеется программируемый регистр TOD,
связанный с часами;
компаратор времени, имеющийся у каждого процессора и предназначенный для
выработки прерывания, когда показания часов TOD превышают установленное
программой значение;
процессорный таймер (CPU Timer), обеспечивающий измерение прошедшего
времени и выработку прерывания в случае истечения заданного интервала
времени; каждый процессор имеет собственный таймер.
Часы TOD представляют собой 104-разрядный двоичный счетчик, который
инкрементируется в типовом варианте каждую микросекунду добавлением +1 в
разряд 51.
В зависимости от модели инкремент TOD может осуществляться в другие
разряды, но с частотой, соответствующей периоду переключения 1 мкс в
разряде 51. Это позволяет менять разрешающую способность TOD с целью ее
согласования со временем исполнения команд. Работа часов TOD не зависит от
состояния процессоров, и часы могут иметь отдельный источник питания.
Часы могут находиться в одном из следующих состояний: выставлены, не
выставлены, остановлены, неисправны или отключены. Переходы из одного
состояния в другое задаются специальными командами или процедурами. Часы
могут быть отключены при отсутствии питания или для технического
обслуживания. После подачи питания часы обнуляются и переходят в
невыставленное состояние. Переход в выставленное состояние осуществляется
только из остановленного состояния. Часы останавливаются по команде SET
CLOCK, загружающей новое значение показаний, если включено ручное
управление TOD или установлен бит TOD-clock control override в CR14.
Переход из остановленного состояния в выставленное выполняется в
259
зависимости от значения бита управления часами в CR0 (TOD-clock-sync-
control bit) в процессоре, выполнившем команду SET CLOCK: автоматически
при сброшенном состоянии бита или с задержкой до сброса этого бита. В
выставленном или невыставленном состояниях часы идут, то есть
инкрементируются. Неисправное состояние часов устанавливается средствами
контроля, зависящими от модели, при выявлении сбоев в их работе с
последующим прерыванием процессора от схем контроля.
Установка показаний в часах выполняется командой SET CLOCK при наличии
разрешающих условий. При этом в счетчик часов в инкрементируемые разряды
загружается операнд команды, а остальные биты обнуляются. В
многопроцессорных конфигурациях одновременное выполнение команд SET
CLOCK в разных процессорах блокируется. Считывание показаний часов
выполняется командами STORE CLOCK, STORE CLOCK EXTENDED путем
занесения, соответственно, разрядов 0÷63 или 0÷103 счетчика часов в 8- или 16-
байтный операнд в памяти. Формат показаний часов для команды STORE
CLOCK EXTENDED показан на табл. 2.17, где поле Programmable Field
загружается из программируемого регистра TOD. Выполнение двух
последовательных команд чтения в одном или разных процессорах приводит к
разным показаниям часов. Выполнение команд чтения часов в отключенном
или неисправном состоянии приводит к записи нулевых показаний.
Каждый процессор системы содержит 32-разрядный программируемый регистр
TOD, младшие 16 бит которого содержат поле Programmable Field, загружаемое
в память вместе с показаниями часов командой STORE CLOCK EXTENDED.
Это позволяет идентифицировать показания часов для разных конфигураций.
Компаратор времени предназначен для сравнения показаний часов TOD с
загруженной в компаратор уставкой. В типовом варианте сравниваются 48
старших разрядов счетчика часов и уставка такой же разрядности. В некоторых
моделях с целью повышения разрешающей способности компаратора
сравниваются более 48 бит. Компаратор вырабатывает прерывание в
следующих случаях:
часы идут и уставка в компараторе меньше показаний часов в сравниваемых
разрядах;
часы в неисправном или отключенном состоянии.
Загрузка уставки в регистр компаратора выполняется командой SET CLOCK
COMPARATOR, а чтение - командой STORE CLOCK COMPARATOR.
Загрузка компаратора или установка часов, приводящие к превышению уставки
по отношению к показаниям часов, сбрасывают ранее установленный запрос
прерывания.
Процессорный таймер является двоичным счетчиком в формате,
соответствующем старшим 64-м разрядам счетчика часов, исключая старший
260