Хмелевский И.В., Битюцкий В.П. Организация ЭВМ и систем. Однопроцессорные ЭВМ. Часть 3

Подождите немного. Документ загружается.

тета (при наличии нескольких ШАр) или в случае удержания магистрали одним уст-

ройством недопустимо долгое время.

Следует иметь в виду, что системы цепочечной структуры практически работа-

ют только в режиме bus master DMA, поскольку арбитр магистрали может идентифи-

цировать только ЛЗПД, с которой поступил запрос, и определить его приоритет. При

реализации режима slave DMA контроллеру DMA

необходимо будет идентифициро-

вать конкретное ИЗПД на данной линии. Такую операцию контроллер может выпол-

нить только путем последовательного опроса устройств линии, что существенно

увеличит время арбитража и усложнит аппаратуру устройств. Между тем техниче-

ская реализация таких систем возможна.

Основным преимуществом цепочечной структуры является практически неог-

раниченное количество ИЗПД, подключаемых к одному

входу арбитра (одной ШАр)

без снижения быстродействия. Однако сложность и объем аппаратуры поддержки

системы bus mastering в каждом ИЗПД увеличиваются, что ведет к увеличению

стоимости системы.

11.3. ОРГАНИЗАЦИЯ ОБМЕНА В РЕЖИМЕ ПДП

Использование любого варианта ПДП порождает ряд проблем, связанных с ис-

пользованием общей магистрали несколькими устройствами. Даже при использова-

нии простейшего варианта ПДП (slave DMA), который и рассматривается ниже, воз-

никает проблема совместного использования магистрали двумя устройствами –

процессором и контроллером ПДП. Для получения максимальной скорости обмена

желательно, чтобы ПУ через контроллер ПДП имело непосредственную

связь с ОП

ЭВМ, т.е. имело бы специальную магистраль, как это и делается в ряде случаев.

Однако такое решение существенно усложняет и удорожает ЭВМ, особенно при

подключении нескольких ПУ, поэтому в большинстве простейших микроЭВМ для

реализации обмена в режиме ПДП (организации каналов ПДП) используются шины

системной магистрали. Именно этот

вариант и рассматривается ниже. Кроме того,

предполагается, что кэш-память отсутствует и данные (как и команды) поступают в

процессор непосредственно из ОП. Последнее означает, что в течение всего перио-

да обмена, т.е. пока магистралью управляет контроллер ПДП (master), процессор

вынужден простаивать, поскольку не имеет доступа к ОП.

Несмотря на то что

такой способ организации обмена в режиме ПДП характе-

рен только для самых простейших микроЭВМ, на его примере можно достаточно на-

глядно проиллюстрировать основные принципы прямого управления магистралью со

стороны ведущего устройства. Изучение механизма функционирования средств bas

mastering более сложных вычислительных систем всегда требует достаточно де-

тального рассмотрения сигналов конкретной системной магистрали, используемого

процессора, особенностей архитектуры ведущих устройств и т.д.

Проблема совместного использования шин системного интерфейса процессо-

ром и контроллером ПДП в общем случае имеет два основных способа решения –

ПДП с захватом цикла и ПДП с блокировкой процессора.

ПДП с захватом цикла

Этот способ ПДП предназначен для обмена короткими блоками информации в

виде байта или слова и имеет два варианта.

Вариант 1. Для обмена используются те интервалы времени машинного цикла

процессора, в которые он не обменивается данными с памятью или регистрами ПУ.

В этом варианте контроллер ПДП никак не мешает работе процессора. Однако воз-

никает необходимость выделения таких интервалов для исключения временного пе-

рекрытия обмена контроллера ПДП и процессора. В некоторых случаях

процессоры

формируют специальные сигналы, указывающие такты, в которых процессор не ве-

дет операций обмена. В других случаях применяют специальные схемы, внешние по

отношению к процессору, которые идентифицируют такие "свободные" интервалы

времени.

Применение подобного варианта организации ПДП не снижает производитель-

ность процессора, но передача данных происходит только в случайные моменты

времени. Это понижает общую скорость обмена. Кроме того, для некоторых ПУ, та-

кой режим обмена вообще неприемлем.

Вариант 2. На время, необходимое для обмена одним байтом или словом дан-

ных (что составляет несколько тактов), процессор принудительно отключается от

шин системной магистрали. Такой способ организации ПДП с захватом цикла явля-

ется наиболее распространенным.

Когда ПУ готово к обмену, оно формирует сигнал ЗПД, который поступает в

контроллер ПДП. Он, в свою

очередь, вырабатывает аналогичный управляющий

сигнал (ОЗПД), который поступает в процессор. Сигнал ОЗПД формируется кон-

троллером при появлении сигнала (сигналов) ЗПД на любой линии (линиях) ЛЗПД и

заставляет процессор на несколько тактов отключиться от системной магистрали.

Получив этот сигнал, процессор заканчивает операции обмена на магистрали. За-

тем, не дожидаясь завершения текущей команды

(или машинного цикла), выдает в

контроллер ПДП сигнал РПД и отключается от шин системной магистрали. При этом

внутренние операции в процессоре по завершению текущей команды (или машинно-

го цикла) продолжаются и могут быть совмещены по времени с операциями ПДП.

С этого момента времени всеми шинами системной магистрали управляет кон-

троллер

ПДП. Используя системную магистраль, он осуществляет обмен между ПУ и

ОП одним байтом или словом, а затем, сняв сигнал ОЗПД, возвращает управление

системной магистралью процессору. Как только ПУ вновь будет готово к обмену, оно

формирует сигнал ЗПД, контроллер ПДП захватывает магистраль, и цикл обмена

повторяется. В промежутках между сигналами ЗПД процессор

продолжает выпол-

нять команды текущей программы.

Таким образом, в отличие от режима прерывания, который вводится только по-

сле завершения текущей команды, режим ПДП вводится, не дожидаясь ее заверше-

ния. Это связано с тем, что в режиме ПДП внутренние регистры процессора не ис-

пользуются, их содержимое не модифицируется, а следовательно, и

не требует за-

поминания в стеке.

Естественно, что применение такого способа организации ПДП замедляет вы-

полнение программы, но в меньшей степени, чем при обмене в режиме прерывания.

Кроме того, в отличие от варианта 1 обмен происходит в те моменты времени, в ко-

торые это требует ПУ, что особенно важно при работе микроЭВМ

в режиме реально-

го времени.

Следует отметить, что такой вариант ПДП используется только тогда, когда ин-

тервалы времени между моментами готовности ПУ к обмену достаточно велики и

позволяют выполнить процессору несколько операций.

ПДП с блокировкой процессора

Этот режим отличается от ПДП с "захватом цикла" тем, что управление систем-

ным интерфейсом передается контроллеру ПДП не на время обмена одним байтом

или словом, а на все время обмена блоком данных. В этом случае все вопросы, свя-

занные с синхронизацией работы ПУ и ОП, также решаются контроллером ПДП

(в

режиме "захвата цикла" их фактически решал процессор). Такой режим ПДП осо-

бенно необходим в тех случаях, когда процессор не успевает выполнить хотя бы од-

ну команду между очередными операциями обмена в режиме ПДП.

Режим ПДП с блокировкой процессора в современных ЭВМ является основ-

ным, поскольку современные ПУ, такие как жесткие и оптические диски, видеосисте-

мы, принтеры, сканеры и т.д., всегда ведут обмен блоками информации существен-

ного объема. Однако для их передачи контроллер ПДП должен удерживать магист-

раль достаточно продолжительное время, в течение которого процессор будет про-

стаивать. Это существенно понизит производительность рассматриваемой простей-

шей микроЭВМ в целом.

Между тем, как уже отмечалось, процессоры большинства современных ЭВМ

работают с ОП через кэш-память. При наличии кэш-памяти достаточного объема

(особенно многоуровневой) процессор может продолжать некоторое время обработ

ку команд текущей программы – до тех пор, пока необходимая информация присут-

ствует в кэш и не требует обновления. Это время достаточно ограничено, поэтому

арбитр должен следить за тем, чтобы время удержания магистрали контроллером

ПДП не превышало некоторой, наперед заданной величины и простои процессора

были сведены к минимуму.

Следует отметить, что

реальные контроллеры ПДП, как правило, могут рабо-

тать в различных режимах организации ПДП, зачастую комбинированных, поэтому

рассмотренная выше классификация способов организации ПДП является весьма

условной (особенно ПДП с блокировкой процессора и вариант 2 ПДП с захватом

цикла).

11.3.1. ИНИЦИАЛИЗАЦИЯ СРЕДСТВ ПДП

Любой способ организации обмена в режиме slave DMA предполагает инициа-

лизацию контроллера со стороны процессора. Для этого, как уже отмечалось, перед

началом обмена с ПУ в режиме ПДП процессор должен загрузить в регистры кон-

троллера для каждого канала ПДП начальные адреса выделенных областей памяти

и их размер в байтах или в словах в

зависимости от того, какими единицами инфор-

мации ведется обмен, направление и режим передачи. Кроме того, если конкретный

контроллер это позволяет, программа инициализации должна установить дисципли-

ну обслуживания каналов ПДП (арбитража), а также запрограммировать внутренний

таймер, контролирующий время удержания магистрали.

Все изложенное выше справедливо для простейшего варианта обмена – slave

DMA, при котором всеми

операциями обмена управляет контроллер ПДП. При ис-

пользовании режима bus master DMA в системах как радиальной, так и цепочечной

структуры контроллер ПДП отсутствует. Остается только арбитр магистрали, кото-

рый также требует инициализации. В зависимости от "интеллектуальности" арбитра

его инициализация осуществляется либо вручную с помощью переключателей (пе-

ремычек), либо программным путем. В последнем случае

инициализация осуществ-

ляется либо из встроенного ПЗУ, либо одним из ведущих устройств магистрали при

запуске вычислительной системы. Дисциплина арбитража в этом случае остается

неизменной на все время функционирования вычислительной системы. Однако если

предусмотрена возможность изменения дисциплины арбитража, повторная инициа-

лизация арбитра может выполняться в процессе обработки текущей программы про-

цессором одного

из ведущих устройств магистрали.

В общем случае СУМ интеллектуальных устройств магистрали, которые могут

выступать как master, также требуют инициализации, т.е. загрузки адресов и режи-

мов обмена, размеров передаваемых блоков информации и т.д. Однако во многих

случаях master ведет обмен, руководствуясь только потребностями собственного

программного обеспечения, записанного в локальное ПЗУ.

Рассмотрим

упрощенные алгоритмы организации обмена (захвата магистрали)

для обеих структур систем ПДП – радиальной и цепочечной.

11.3.2. РАДИАЛЬНАЯ СТРУКТУРА (SLAVE DMA)

В соответствии с рис. 11.1, а все запросы от ИЗПД поступают в арбитр магист-

рали контроллера ПДП и в общем случае фиксируются там каким-либо образом, на-

пример аналогично тому, как это делается в контроллере прерываний (см. гл. 6). По-

следовательность операций по предоставлению магистрали в распоряжение кон-

троллера ПДП при передаче блока данных в общем случае следующая:

1. Перед началом обмена происходит инициализация контроллера ПДП со

стороны процессора. Эта процедура описана выше и здесь не конкрети-

зируется.

2. Процессор продолжает выполнять команды текущей программы до поступ-

ления запроса от какого-

либо ИЗПД.

3. При возникновении готовности какого-либо из инициализированных ПУ его

запросчик вырабатывает сигнал ЗПД, поступающий по соответствующей ЛЗПД

в арбитр контроллера ПДП.

4. При поступлении запроса от любого ИЗПД (т.е. сигнала ЗПД по любой

ЛЗПД) арбитр контроллера ПДП формирует сигнал ОЗПД, который транслиру-

ется в процессор. При этом в

контроллере инициализируется процедура поиска

запроса с максимальным приоритетом, если одновременно поступило несколь-

ко запросов. Эта процедура выполняется обычно аппаратным способом, на-

пример с помощью дейзи-цепочек (см. п. 6.3.1) или логических схем.

5. Процессор заканчивает операции обмена на магистрали, посылает в кон-

троллер сигнал РПД и отключается от шин системной магистрали. С

этого мо-

мента шинами системной магистрали управляет контроллер ПДП (master). Кро-

ме того, в контроллере запускается внутренний таймер, контролирующий время

удержания магистрали.

6. Блок СУМ контроллера ПДП выставляет адрес обмена и управляющие сиг-

налы, инициализирующие обмен. Результатом этой операции является обмен

между ОП и наиболее приоритетным ПУ одним байтом или словом.

Блок СУМ контроллера ПДП производит модификацию адреса обмена и

счетчика байт.

8. Блок СУМ контролирует размер переданного блока данных. Контроль может

происходить как по количеству переданных байтов (слов), так и по конечному

адресу области обмена.

9. Блок СУМ контролирует время удержания магистрали контроллером ПДП

по внутреннему таймеру.

10. Дальнейшие действия зависят от

результатов операций в гл. 8 и 9, а имен-

но:

• Если обмен не закончен и время удержания магистрали не истекло, то

происходит повторение операций, начиная с гл. 6.

• Если блок информации передан полностью (обмен закончен), то кон-

троллер ПДП снимает сигнал ОЗПД и освобождает системную магистраль.

• Если время удержания магистрали истекло

(хотя обмен и не закончен),

то контроллер ПДП освобождает магистраль и снимает сигнал ОЗПД.

11. Процессор продолжает выполнение текущей программы, либо, если запрос

уже поступил, начинается процесс обслуживания канала ПДП с меньшим при-

оритетом (см. операции, начиная с п. 4).

Возможна ситуация, при которой в процессе обслуживания одного из устройств

магистрали в арбитр контроллера ПДП поступит запрос от устройства с большим

приоритетом. В этом случае контроллер ПДП, не снимая сигнал ОЗПД, прекращает

обслуживание устройства с меньшим приоритетом и переключается на обслужива-

ние более приоритетного устройства.

11.3.3. РАДИАЛЬНАЯ СТРУКТУРА (BUS MASTER DMA)

В соответствии с рис. 11.1, б все запросы от ИЗПД поступают в арбитр магист-

рали (контроллер ПДП отсутствует) и в общем случае фиксируются там каким-либо

образом, например аналогично тому, как это делается в контроллере прерываний

(см. гл. 6). Следует помнить, что в системе bus master DMA "ЦП" рассматривается

как одно из ведущих устройств магистрали со своим приоритетом, т.е. как одно из

ИЗПД. Последовательность операций по предоставлению магистрали в распоряже-

ние одного из ведущих устройств (master) для передачи блока информации в общем

случае следующая:

1. В начале функционирования вычислительной системы

происходит инициа-

лизация арбитра и, если это необходимо, СУМ ведущих устройств магистрали.

Эта процедура описана выше и здесь не конкретизируется.

2. Полагаем, что вычислительная система функционирует. Процессоры веду-

щих устройств выполняют команды соответствующих программ и периодически

захватывают магистраль для реализации обмена M-S.

3. При возникновении готовности какого-либо из ведущих устройств магистра-

ли

его запросчик вырабатывает сигнал ЗПД, поступающий по соответствующей

ЛЗПД в арбитр.

4. При поступлении запроса от любого ИЗПД (т.е. сигнала ЗПД по любой

ЛЗПД) в арбитре магистрали происходит анализ сигналов линий ЛПЗ. Наличие

сигнала на любой линии означает, что в текущий момент магистраль занята

другим устройством, ведущим обмен. Одновременно выполняется

процедура

установления приоритета поступившего запроса (или запросов, если их посту-

пило несколько). Пусть наиболее приоритетным оказался запрос от ИЗПД

5. Дальнейшие операции зависят от результата анализа линий ЛПЗ (сигналов

ПЗ), а именно:

• При отсутствии сигналов ПЗ на линиях ЛПЗ (т.е. свободной магистрали)

арбитр выставляет сигнал РПД

на линию ЛРПД

наиболее приоритетного

устройства ИЗПД

• При наличии сигнала ПЗ на какой-либо из линий ЛПЗ (т.е. занятой маги-

страли) арбитр сравнивает приоритет устройства, занимающего магист-

раль, с приоритетом выделенного запроса (т.е. приоритетом ШАр

- Если приоритет поступившего запроса ниже, то арбитр ожидает

окончание текущего обмена и снятия сигнала ПЗ. После этого арбитр

выставляет сигнал РПД

на линию ЛРПД

наиболее приоритетного

устройства ИЗПД

- Если приоритет поступившего запроса выше, то арбитр снимает

сигнал РПД с линии ЛРПД устройства, ведущего обмен, т.е. запреща-

ет ему bus mastering. Устройство прекращает операции обмена, ос-

вобождает магистраль и снимает сигнал ПЗ. Только после этого ар-

битр выставляет сигнал РПД

на линию ЛРПД

наиболее приоритетно-

го устройства ИЗПД

6. Поступление сигнала РПД разрешает устройству bus mastering, т.е. захват

магистрали. С этого момента шинами системной магистрали управляет блок

СУМ выбранного устройства ИЗПД

(master), который выставляет также сигнал

ПЗ

. Кроме того, в арбитре или самом ИЗПД

запускается внутренний таймер,

контролирующий время удержания магистрали.

7. Блок СУМ устройства ИЗПД

(master) выставляет адрес обмена и управ-

ляющие сигналы, инициализирующие обмен. Результатом этой операции явля-

ется обмен M-S одним байтом или словом.

8. Блок СУМ активного устройства производит модификацию адреса и счетчи-

ка байтов.

9. Блок СУМ активного устройства контролирует размер переданного блока

данных. Размер блока контролируется обычно по количеству переданных бай-

тов (слов).

10. Контролируется время удержания магистрали устройством, ведущим об-

мен. Этот контроль может осуществляться как арбитром, так и самим устройст-

вом ИЗПД

по встроенному таймеру.

11. Дальнейшие действия зависят от результатов операций в п. 9 и 10, а

именно:

• Если обмен не закончен и время удержания магистрали не истекло, то

происходит повторение операций, начиная с п. 7.

• Если блок информации передан полностью (обмен закончен), то master

освобождает системную магистраль и снимает сигнал ПЗ

• Если время удержания магистрали истекло (хотя обмен и не закончен),

то master освобождает магистраль либо сам, либо после снятия арбитром

сигнала РПД

12. Начинается процедура захвата магистрали ведущим устройством с мень-

шим приоритетом (организация канала M-S), если запрос в арбитр уже посту-

пил (см. операции, начиная с пункта 4).

Следует отметить, что в общем случае возможны системы bus master DMA ра-

диальной структуры, в которых арбитр выступает как подчиненное устройство по от-

ношению к ЦП. В этом случае

перед предоставлением магистрали в распоряжение

какого-либо ИЗПД арбитр запрашивает ЦП, монопольно использующий магистраль,

т.е. как в случае slave DMA. Однако этот вариант DMA в настоящем разделе не рас-

сматривается.

11.3.4. ЦЕПОЧЕЧНАЯ СТРУКТУРА (BUS MASTER DMA)

В соответствии с рис. 11.2 к каждой ШАр (входу арбитра) может быть подклю-

чено множество запросчиков ИЗПД. Сигнал РПД распространяется по цепочке

ИЗПД, подключенных к одной ЛЗПД (к одной ШАр). Распространение этого сигнала

блокируется ИЗПД, выставившим запрос. Пусть это будет ИЗПД

, подключенный к

ЩАр

(см. рис. 11.3). Получив сигнал РПД, блок СУМ ИЗПД

n,i

захватывает магист-

раль и начинает ею управлять. Таким образом, приоритет подключенных к одной

ЛЗПД устройств определяется положением ИЗПД в цепочке распространения сигна-

ла РПД. Это исключает необходимость выполнения процедуры поиска запроса с

максимальным приоритетом среди ИЗПД, подключенных к одной ЛЗПД.

Если ШАр несколько, что обычно имеет место в реальных системах bus master

DMA цепочечной структуры, в арбитре выполняется процедура поиска возбужденной

ЛЗПД с максимальным приоритетом, которая аналогична процедуре поиска запроса

с максимальным приоритетом в системе радиальной структуры.

На основании вышеизложенного можно записать обобщенную последователь-

ность основных операций по предоставлению магистрали в распоряжение ведущего

устройства (master) для передачи блока информации:

1. В начале функционирования вычислительной системы

происходит инициа-

лизация арбитра и, если это необходимо, СУМ ведущих устройств магистрали.

Эта процедура описана выше и здесь не конкретизируется.

2. Полагаем, что вычислительная система функционирует. Процессоры веду-

щих устройств выполняют команды соответствующих программ и периодически

захватывают магистраль для реализации обмена M-S.

3. При возникновении готовности какого-либо из ведущих устройств магистра-

ли его запросчик вырабатывает сигнал ЗПД, поступающий по соответствующей

ЛЗПД в арбитр.

4. При поступлении запроса от любого ИЗПД (т.е. сигнала ЗПД по ЛЗПД любой

ШАр) в арбитре магистрали происходит анализ сигналов линий ЛПЗ. Наличие

сигнала на любой линии означает, что в текущий момент магистраль занята

другим устройством, ведущим обмен.

Одновременно выполняется процедура

установления приоритета ШАр, с которой поступил запрос (или запросы, если

их поступило несколько). Пусть наиболее приоритетным оказался запрос

по ШАр

5. Дальнейшие операции зависят от результата анализа линий ЛПЗ (сигналов

ПЗ), а именно:

• При отсутствии сигналов ПЗ на линиях ЛПЗ (т.е. свободной магистрали)

арбитр выставляет сигнал РПД

на линию ЛРПД

наиболее приоритет-

ной ШАр.

• При наличии сигнала ПЗ на какой-либо из линий ЛПЗ (т.е. занятой маги-

страли) арбитр сравнивает приоритет устройства, занимающего магист-

раль, с приоритетом выделенного запроса (т.е. приоритетом ШАр

- Если приоритет поступившего запроса ниже, то арбитр ожидает

окончание текущего обмена и снятия сигнала ПЗ. После этого арбитр

выставляет сигнал РПД

на линию ЛРПД

наиболее приоритетной

ШАр

- Если приоритет поступившего запроса выше, то арбитр выставляет

сигнал БПД на линии ЛБПД ШАр, т.е. запрещает активным устройст-

вам магистрали bus mastering. Устройство прекращает операции об-

мена, освобождает магистраль и снимает сигнал ПЗ. Только после

этого арбитр выставляет сигнал РПД

на линию ЛРПД

наиболее

приоритетной ШАр

6. Поступление сигнала РПД

разрешает устройствам ШАр

bus mastering, т.е.

захват магистрали. Распространение сигнала РПД

блокируется устройством

ИЗПД

n,i

, выставившим запрос. С этого момента шинами системной магистрали

управляет блок СУМ выбранного устройства ИЗПД

n,i

(master), который выстав-

ляет также сигнал ПЗ

n,i

. Кроме того, в арбитре или самом ИЗПД

n,i

запускается

внутренний таймер, контролирующий время удержания магистрали.

7. Блок СУМ активного устройства магистрали (master) выставляет адрес об-

мена и управляющие сигналы, инициализирующие обмен. Результатом этой

операции является обмен M-S одним байтом или словом.

8. Блок СУМ активного устройства производит модификацию адреса и счетчи-

ка байт.

9. Блок СУМ активного устройства контролирует размер переданного блока

данных. Размер блока контролируется обычно по количеству переданных бай-

тов (слов).

10. Контролируется время удержания магистрали устройством, ведущим об-

мен. Этот контроль может осуществляться как арбитром, так и самим устройст-

вом ИЗПД

n,i

по встроенному таймеру.

11. Дальнейшие действия зависят от результатов операций в п. 9 и 10, а

именно:

• Если обмен не закончен и время удержания магистрали не истекло, то

происходит повторение операций, начиная с п. 7.

• Если блок информации передан полностью (обмен закончен), то master

освобождает системную магистраль и снимает сигнал ПЗ

n,i

• Если время удержания магистрали истекло (хотя обмен и не закончен),

то master освобождает магистраль либо сам, либо после выставления ар-

битром сигнала БПД, который запрещает активным устройствам магистра-

ли bus mastering.

12. Начинается процедура захвата магистрали ведущим устройством с мень-

шим приоритетом (организация канала M-S), если запрос в арбитр уже посту-

пил (см. операции

, начиная с п. 4).

В простых системах bus master DMA цепочечной структуры может присутство-

вать только одна ЛЗПД. В этом случае отпадает необходимость выполнения проце-

дуры поиска возбужденной ЛЗПД с максимальным приоритетом. Отпадает необхо-

димость и в отдельном арбитре магистрали. Такие системы bus master DMA являют-

ся наиболее динамичными, даже при достаточно большом количестве ИЗПД.

11.4. ПРИНЦИПЫ ОРГАНИЗАЦИИ АРБИТРАЖА МАГИСТРАЛИ

Нормальное функционирование системы ПДП любой структуры очень во мно-

гом зависит от правильного выбора дисциплины обслуживания устройств магистра-

ли, т.е. от правильного выбора системы приоритетных соотношений. Особенно остро

эта проблема стоит в вычислительных системах, использующих bus mastering, по-

скольку общая производительность системы существенно зависит от равномерности

загрузки всех ведущих устройств магистрали. Последнее

можно обеспечить только

рациональным выбором дисциплины арбитража (в дальнейшем просто арбитража).

Существуют многочисленные варианты арбитража, каждый из которых имеет свои

преимущества и недостатки, причем ни один из них не может быть назван идеаль-

ным для любых вычислительных систем. Оптимальный вариант арбитража всегда

зависит от конкретной конфигурации вычислительной системы и ее

целевого назна-

чения, типа используемых процессоров, конфигурации и назначения ведущих уст-

ройств магистрали, способов взаимодействия с системой прерывания и многих дру-

гих факторов. Способ арбитража определяет и название арбитра, используемого в

конкретной вычислительной системе.

Наиболее популярными вариантами арбитров в настоящее время являются:

одноуровневый, с фиксированными приоритетами, с циклическим изменением при-

оритетов

, круговой. Рассмотрим их более подробно.

Одноуровневый арбитр

Это простейший вариант арбитра, который используется в простых системах

bus master DMA цепочечной структуры, изображенной на рис. 11.3. В соответствии

со своим названием он обслуживает только один уровень запроса и предоставляет

магистраль, используя одну линию ЛРПД, т.е. в системе используется только одна

ШАр. В этом случае отпадает необходимость выполнения процедуры поиска возбу-

жденной

ЛЗПД с максимальным приоритетом. Отпадает необходимость и в отдель-

ном арбитре магистрали, поэтому термин "одноуровневый арбитр" не совсем уме-

стен, так как реальным арбитражем он не занимается. Каждое ИЗПД само принима-

ет решение принимать или пропускать сигнал РПД. Такие системы bus master DMA,

как уже отмечалось, являются наиболее динамичными, даже при достаточно боль-

шом

количестве ИЗПД, и могут быть построены с минимальной аппаратной под-

держкой.

Основной недостаток такого арбитра состоит в том, что постоянное преимуще-

ство в использовании магистрали имеют устройства, расположенные в слотах с ма-

лыми номерами, т.е. близкие к слоту "0".

Арбитр с фиксированными приоритетами

Это также достаточно простой вариант арбитра, который предполагает, что за

каждым входом ШАр (система bus master DMA) или ЛЗПД (система slave DMA) за-

креплен определенный уровень приоритета, который не может быть изменен в про-

цессе обслуживания устройств магистрали. В большинстве случаев количество вхо-

дов в арбитр или контроллер ПДП не превышает 4-8. Для увеличения количества

входов, особенно

в контроллерах систем slave DMA, обычно допускается их каскад-

ное включение. Основной недостаток такого арбитра состоит в том, что постоянное

преимущество в использовании магистрали имеют устройства, использующие вход

арбитра с максимальным приоритетом.

Арбитр с циклическим изменением приоритета

Этот вариант арбитра является развитием варианта арбитра с фиксированны-

ми приоритетами. Алгоритм функционирования такого арбитра состоит в следую-

щем. Пусть арбитр имеет четыре входа, к которым подключены четыре ШАр – ШАр

ШАр

, ШАр

. После инициализации входам арбитра присваиваются фиксиро-

ванные приоритеты (например, ШАр

– высший, а ШАр

– низший). Однако после об-

служивания устройств одной из ШАр ей автоматически назначают низший приори-

тет, а приоритеты остальных ШАр изменяются в круговой последовательности. На-

пример, после обслуживания ШАр

приоритеты остальных ШАр убывают в таком по-

рядке: ШАр

, ШАр

. Такой режим позволяет выровнять приоритеты всех

ШАр и не допустить преимущественное использование магистрали устройствами

одной ШАр. Возможны и другие схемы выравнивания приоритетов.

Основной недостаток такого арбитра состоит в том, что невозможно жестко за-

фиксировать наивысший приоритет какой-либо ШАр или устройства.

Круговой арбитр

Этот вариант арбитра предоставляет равный приоритет всем ШАр, подключен-

ным к его входам. Пусть, как и в предыдущем случае, к арбитру подключены четыре

ШАр. Тогда арбитр предоставляет магистраль в распоряжение устройств каждой

ШАр на основе круговой диспетчеризации подобно круговому переключателю на че-

тыре позиции. После запуска вычислительной системы "переключатель" может ус-

тановиться либо на фиксированную, либо на случайную позицию (вход ШАр). Все

зависит от конкретной технической реализации арбитра. Пусть это будет вход ШАр

Когда одно из ведущих устройств ШАр

осуществит обмен и освободит магистраль,

"переключатель" повернется на следующую позицию и предоставит возможность за-

хвата магистрали ведущим устройствам ШАр

. Если на входе ШАр

его не ожидает

запрос, арбитр пропустит этот вход и переключится на следующий, т.е. на вход

ШАр

. Таким образом, ведущие устройства всех ШАр обеспечиваются равными пра-

вами на захват магистрали.

Основной недостаток такого арбитра аналогичен предыдущему.

Рассмотренные выше варианты, как уже отмечалось, не исчерпывают всего

многообразия арбитров, используемых в реальных вычислительных системах. Кро-

ме того, следует помнить, что многие арбитры являются сложными перепрограмми-

руемыми устройствами и могут,

после соответствующей инициализации, поддержи-

вать не только различные варианты арбитража, но и использовать комбинирован-

ные варианты, наиболее оптимальные для конкретной вычислительной системы.

ВОПРОСЫ ДЛЯ САМОПРОВЕРКИ

1. Приведите и кратко охарактеризуйте основные недостатки программно-

управляемого ВВ.

2. Дайте определение режима прямого доступа к памяти (ПДП). В чем преимуще-

ства этого режима?

3. Объясните, что понимается под термином "master". Что должны "уметь" эти уст-

ройства?

4. Объясните, что понимается под термином "slave".

5. Основные принципы организации доступа для устройств, использующих ПДП.

Опишите

пассивный доступ (slave DMA).

6. Основные принципы организации доступа для устройств, использующих ПДП.

Опишите активный доступ (bus master DMA).

7. От чего зависят конкретные технические реализации систем ПДП?

8. Основные базовые структуры систем ПДП. Назовите характерные особенности

каждой. В чем их отличие?

9. Перечислите достоинства и недостатки цепочечной и радиальной струк-

тур ПДП.

10. Основные способы решения проблемы совместного использования шин сис-

темного интерфейса процессором и контроллером ПДП. Опишите ПДП с захва-

том цикла.

11. Основные способы решения проблемы совместного использования шин сис-

темного интерфейса процессором и контроллером ПДП. Опишите ПДП с блоки-

ровкой

процессора.

12. Радиальная структура ПДП (slave DMA). Последовательность операций по пре-

доставлению магистрали в распоряжение контроллера ПДП.

13. Радиальная структура ПДП (bus master DMA). Последовательность операций по

предоставлению магистрали в распоряжение одного из ведущих устройств для

передачи блока информации.

14. Приведите схему обобщенной цепочечной структуры системы bus mas-

ter DMA.

15. Опишите структуру шины арбитража "n" системы bus master DMA цепочечного

типа.

16. Принципы организации

арбитража магистрали. Наиболее распространенные

варианты арбитров.

КОНТРОЛЬНЫЕ ЗАДАНИЯ

1. На листах ответа должны быть указаны номер группы, фамилия студента и

номер его варианта.

2. Номера вопросов выбираются студентом в соответствии с двумя последни-

ми цифрами в его зачетной книжке. В табл. 11.1 а

n-1

– это предпоследняя циф-

ра номера, а

– последняя цифра. В клетках таблицы стоят номера вопросов,

на которые необходимо дать письменный ответ.

Номера вопросов Таблица 11.1

n-1

0 1 2 3 4 5 6 7 8 9

1,7,

10,13

2,8,

11,14

3,9,

12,15

4,7,

10,16

5,8,

11,13

6,9,

12,14

1,8,

10,15

2,9,

11,16

3,7,

12,13

4,8,

10,14

5,9,

11,15

6,7,

12,16

2,7,

10,15

1,9,

10,13

2,7,

11,14

3,8,

12,15

4,9,

10,16

5,7,

11,13

6,8,

12,14

5,9,

12,16

1,7,

10,13

2,8,

11,14

3,9,

12,15

4,7,

10,16

5,8,

11,13

6,9,

12,14

1,8,

10,15

2,9,

11,16

3,7,

12,13

4,8,

10,14

5,9,

11,15

6,7,

12,16

2,7,

10,15

1,9,

10,13

2,7,

11,14

3,8,

12,15

4,9,

10,16

5,7,

11,13

6,8,

12,14

5,9,

12,16

1,7,

10,13

2,8,

11,14

3,9,

12,15

4,7,

10,16

5,8,

11,13

6,9,

12,14

1,8,

10,15

2,9,

11,16

3,7,

12,13

4,8,

10,14

5,9,

11,15

6,7,

12,16

2,7,

10,15

1,9,

10,13

2,7,

11,14

3,8,

12,15

4,9,

10,16

5,7,

11,13

6,8,

12,14

5,9,

12,16

1,7,

10,13

2,8,

11,14

3,9,

12,15

4,7,

10,16

5,8,

11,13

6,9,

12,14

1,8,

10,15

2,9,

11,16

3,7,

12,13

4,8,

10,14

5,9,

11,15

6,7,

12,16

2,7,

10,15

1,9,

10,13

2,7,

11,14

3,8,

12,15

4,9,

10,16

5,7,

11,13

6,8,

12,14

5,9,

12,16

1,7,

10,13

2,8,

11,14

3,9,

12,15

4,7,

10,16

5,8,

11,13

6,9,

12,14

1,8,

10,15

2,9,

11,16

3,7,

12,13

4,8,

10,14

5,9,

11,15

6,7,

12,16

2,7,

10,15

1,9,

10,13

2,7,

11,14

3,8,

12,15

4,9,

10,16

5,7,

11,13

6,8,

12,14

5,9,

12,16