Петровичев Е.И. Организация ЭВМ и систем
Подождите немного. Документ загружается.
У каждого «ядра» Smithfield – свой APIC, вычислительное ядро, кэш-память второго уровня и
(что особенно важно) – свой интерфейс процессорной шины (Bus I/F). Последнее обстоятельство
означает, что двуядерный процессор Intel с точки зрения любой внешней логики будет выглядеть в
точности как два обыкновенных процессора (типа Intel Xeon).
Сегодняшнее ядро Smithfield является «монолитным» (два ядра образуют единый кристалл
процессора), однако следующее поколение настольных процессоров Intel (Presler,
изготавливаемый по 65-нм технологии) будет еще тривиальнее – два одинаковых кристалла
одноядерных процессоров (Cedar Mill) просто будут упакованы в одном корпусе.
Presler Cedar Mill
Точно таким же будет и первый серверный процессор Intel данной микроархитектуры,
известный сейчас под именем Dempsey. Но если у Smithfield на каждое из ядер приходится по 1
Мбайт кэш-памяти второго уровня, то у Presler и Dempsey это будет уже по 2 Мбайт на ядро.
Между тем, позднее у Intel пойдут другие, более сложные в плане микроархитектуры варианты
двуядерных процессоров, среди которых стоит отметить Montecito (двуядерный Itanium), Yonah
(двуядерный аналог Pentium M) и Paxville для многопроцессорных серверов на базе Intel Xeon MP.
Еще в марте 2005 года фирма Intel объявила, что в разработке находятся 15 различных
многоядерных CPU, и пять из них корпорация даже демонстрировала в работе.
Если еще в середине 2004 года официальные лица Intel отмечали, что многоядерные
процессоры – это не «очередная гонка за производительностью». Поскольку программная
инфраструктура была тогда еще не очень готова поддержать такие процессоры
оптимизированными приложениями, то теперь многоядерность у Intel поставлена во главу угла во
всех базовых направлениях деятельности, в том числе – в разработке и отладке приложений
(кроме коммуникаций и сенсорных сетей – пока).
Тактовую частоту процессоров стало наращивать все труднее и труднее, и, стало быть, надо
искать что-то на смену гонки за тактовой частотой. Добавляя ядра, производительность в ряде
современных приложений уже можно заметно поднять, не повышая частоты.
Собственно, мультиядерность в текущем понимании Intel – это один из трех возможных
вариантов:
1. Независимые процессорные ядра, каждое со своей кэш-памятью, расположены на
одном кристалле и просто используют общую системную шину. Это - 90-нанометровый
Pentium D на ядре Smithfield.
2. Похожий вариант – когда несколько одинаковых ядер расположены на разных
кристаллах, но объединены вместе с одном корпусе процессора (многочиповый
процессор). Таким будет 65-нанометровое поколение процессоров семейств Pentium и
Xeon на ядрах Presler и Dempsey.
3. Наконец, ядра могут быть тесно переплетены между собой на одном кристалле и
использовать некоторые общие ресурсы кристалла (скажем, шину и кэш-память). Таким
является ближайший Itanium на ядре Montecito, а также мобильный Yonah.
31
Попутно отметим, что Montecito, изготавливаемый по 90-нм техпроцессу, будет иметь по
сравнению с предшественником на 130-нм ядре Madison и ряд других преимуществ: наличие
Hyper-Threading (то есть он будет виден в системе как 4 логических процессора), заметно меньшее
энергопотребление, более высокую производительность (в 1,5 раза и выше), вчетверо больший
размер кэш-памяти (свыше 24 Мбайт: 2x1 Мбайт L2 инструкций, 2x12 Мбайт L3 данных), 1,72
миллиарда транзисторов против 410 миллионов и прочее. Выпуск этого процессора ожидается в
четвертом квартале 2005 года.
Не менее интересным ожидается и первый двуядерный мобильный процессор Yonah, который
должен появиться в начале 2006 года в рамках новой мобильной платформы Napa. Yonah будет
иметь два вычислительных ядра, использующих общую 2-мегабайтную кэш-память второго уровня
и общий же контроллер системной шины QPB с частотой 667 МГц. Он будет выпускаться по 65-нм
технологии в форм-факторах PGA 478 и BGA 479, содержать 151,6 млн. транзисторов,
поддерживать технологию XD-bit и, судя по предварительной информации, поддерживать
некоторые механизмы прямого взаимодействия ядер между собой.
Более того, Intel не исключают и того, что процессоры на «мобильном» ядре Yonah будут
использоваться не только в определенных сегментах рынка настольных компьютеров (для этого
уже разработаны и демонстрируются соответствующие мини-концепты домашнего и офисного ПК),
но даже в компактных экономичных серверах.
Первым восьмиядерным процессором Intel станет, по всей видимости, Tukwila в 2007 году,
продолжающая линейку Intel Itanium.
Intel Smithfield, к сожалению, несовместим со всеми уже существующими чипсетами самой Intel,
ибо чипсеты, рассчитанные на однопроцессорную шину, теперь вынуждены будут работать
фактически с «дуальными» системами, а двухпроцессорным чипсетам (напомним, что Intel четко
разделяет процессоры для дуал и для многопроцессорных систем) придется научиться работать с
«квадами» - четверками процессоров. То есть нагрузка на системную шину существенно
возрастет, и прежние чипсеты на нее просто не рассчитаны. В Intel пробовали запускать Smithfield
на чипсетах серии i925/915, но работа такой связки не всегда была достаточно стабильной,
поэтому от нее было решено официально отказаться и даже предусмотреть меры, исключающие
запуск двуядерных процессоров на платах со старыми чипсетами.
Такой подход Intel, несмотря на все свои «подводные камни», в конечном счете, позволит
обеспечить пользователей дешевыми и доступными каждому двуядерными CPU. Intel планирует,
что в 2006 году 85% серверных и более 70% клиентских компьютеров (ноутбуков и десктопов)
будут иметь двуядерные процессоры, а в 2007 году эти цифры возрастут до 100% и 90%
соответственно.
32
«Классическая» двухпроцессорная SMP-система с двуядерными процессорами
Организация «системы в целом» у Intel столь же традиционна, сколь и устройство двуядерного
процессора. В ней есть несколько «равноправных» центральных процессоров (как правило,
разделяющих общую шину); есть оперативная память и есть разной степени быстродействия
периферия. Весь этот комплект объединяется в единое целое специальным коммуникационным
процессором – «северным мостом» (Northbridge) чипсета. Через него проходят буквально все
потоки данных, которые только зарождаются в компьютере. Подобный «централизованный»
подход, во-первых, отличается относительной простотой, а во-вторых, удобен тем, что в нём
каждый компонент компьютера получается узкоспециализированным и поддающимся
модернизации независимо от других компонентов. То есть с одним и тем же Northbridge можно
использовать, например, совершенно различные по своей производительности процессоры и
наоборот – меняя Northbridge, можно, например, использовать с одним и тем же процессором
совершенно разные типы оперативной памяти.
Терминология
APIC (Advanced Programmable Interrupt Controller) – один из важнейших узлов
любого компьютера. Это небольшая схема, занимающаяся сбором и
обработкой возникающих в компьютере прерываний. Нажал пользователь
клавишу на клавиатуре – контроллер клавиатуры зафиксировал это событие,
занес код нажатой клавиши в свою встроенную память и сгенерировал
прерывание – выдал по специальной линии сигнал-запрос с просьбой прервать
выполнение текущей программы и обработать событие «нажата клавиша на
клавиатуре». Это - «классическая» задача контроллеров обработки
прерываний: они позволяют процессору не терять время на регулярный опрос
каждого из устройств с целью не пропустить возникающие запросы на
обслуживание. Но задачи IC не ограничиваются только этим: помимо
аппаратных, существуют еще и программные прерывания (exceptions),
которые генерирует не периферия, а сам процессор – в случае возникновения
какой-либо нештатной ситуации. Типичные примеры: в программе встретилась
непонятно какая или просто запрещенная «простому пользователю»
инструкция (#GP, General Protection Exception), произошло деление на ноль
(#DE, Divide-by-Zero Error Exception), программа обратилась к
33
несуществующему адресу в памяти (#PF, Page Fault Exception). Некоторые
прерывания может генерировать сама программа (INTn), а, скажем,
прерывание #BP (BreakPoint Exception) используется операционной системой
для отладки программ. Реакция на каждое из прерываний задается так
называемым вектором прерываний – набором адресов в памяти, описывающих
«что делать дальше» процессору в случае возникновения прерывания: какие
функции (обработчики прерывания) ему в этом случае необходимо выполнять.
В общем, PIC были, есть и будут одной из ключевых компонент компьютера.
Причем, в случае многопроцессорных, многоядерных (и даже в случае
процессоров с Hyper-Threading), требуется обеспечить по одному APIC на
каждое ядро процессора (включая каждое виртуальное ядро в Pentium 4
supporting Hyper-Threading), обрабатывающих программные прерывания, и еще
один, «синхронизирующий» APIC в чипсете, который обеспечивает обработку
аппаратных прерываний и занимается «рассылкой» программных прерываний
в тех случаях, когда возникшее на одном процессоре прерывание почему-то
затрагивает и остальные процессоры.
DMA (Direct Memory Access) – это своеобразный «альтернативный процессор»,
который занимается в чипсете обработкой «фоновых» задач, связанных с
периферией. Скажем, если процессору требуется прочитать несколько
килобайт данных с жесткого диска, то ему вовсе не обязательно ждать
несколько миллисекунд (очень много – по сравнению с быстродействием
процессора), пока эти самые данные ему не будут предоставлены. Вместо
этого он может запрограммировать DMA-контроллер, чтобы тот выполнил эту
задачу за него, и переключиться, пока этот запрос выполняется, на какую-
нибудь другую задачу.
GART (Graphical Address Relocation Table) появился в компьютерах
одновременно с шиной AGP: это небольшая схема, которая обеспечивает
графическому ускорителю доступ к системной памяти процессора. Её задачи –
реализация механизма виртуальной памяти для GPU, то есть отображение
«линейного» адресного пространства, с которым работает ускоритель, на
«реальное», произвольным образом «перетасованное» с обычными данными.
Позволяет современным 3D-ускорителям использовать не только внутреннюю
видеопамять, но и основную системную память компьютера.
2.10.2.2 AMD Toledo
Архитектура AMD K8 не просто отличается от Intel: она концептуально иная, поскольку в ней
нет какого-то выделенного центра. Каждый из процессоров архитектуры AMD64 является
независимой и «самодостаточной» единицей, объединяющей в себе почти всю функциональность
северного моста традиционных наборов системной логики. Это началось с одноядерных
процессоров, а с появлением двуядерных CPU «обросло» новыми отличиями. Обратим внимание
на блок-схему двухпроцессорной системы на двуядерных AMD Opteron.
34
Пример двухпроцессорной двуядерной системы на Opteron 2xx и чипсете AMD 81xx. HT
обозначает HyperTransport
Если смотреть на этот вопрос с чисто технической стороны, то AMD попросту интегрировала
практически всю функциональность северного моста в центральный процессор, что хорошо видно
на блок-схемах. Но «небольшая» технологическая уловка приводит к совсем иной архитектуре
компьютера – SUMA, в отличие от традиционной SMP. Перечислим кратко основные
преимущества SUMA над «классической» SMP:
Основа SUMA – последовательная шина HyperTransport. В серверных вариантах
процессоров AMD может быть интегрировано до трех независимых линков HT,
работающих на частотах до 1 ГГц (2 ГГц с учетом режима передачи данных DDR) и
шириной по 16 бит (4 Гбайт/с) в каждом из направлений. Часть HT-линков используется
для соединений точка-точка между процессорами, часть задействуется для подключения
периферийных устройств (через внешний чипсет, поскольку HT связывает один из
процессоров с чипсетом тоже как точка-точка). Для программиста HT полностью
совместима с традиционной программной моделью PCI; при этом с «логической» точки
зрения весь компьютер напрямую подключаются к единой шине HT, объединяющей все
устройства, от центрального процессора и до любой PCI-карты, вставленной в обычный
PCI-слот.
В каждый процессор интегрируется контроллер «локальной» оперативной памяти
(собственно, по сравнению с одноядерными процессорами AMD64 контроллер памяти
почти не изменился). На сегодняшний момент в зависимости от процессора это может
быть одно- или двухканальный (у двуядерников – пока только двухканальный) контроллер
35
памяти DDR 200/266/333/400 (небуферизованной или регистровой, с поддержкой ECC и
без неё). Обращения к памяти «чужих» процессоров происходят по шине HyperTransport,
причем делается эта «переадресация» запросов абсолютно прозрачно для собственно
вычислительного ядра процессора – ее осуществляет встроенный в Northbridge
коммутатор (CrossBar), работающий на полной частоте процессора. Этот же самый
CrossBar обеспечивает «автоматическую» маршрутизацию проходящих через процессор
сообщений от периферийных устройств и других процессоров, включая обслуживание
«чужих» запросов к оперативной памяти.
Шина HT специально оптимизировалась для подобного режима работы с множеством
«служебных» сообщений и обеспечивает крайне низкую латентность обращения (задержку
распространения) в «чужую» память и высокую (до 4 Гбайт/с) пропускную способность при
обращении к памяти «соседей». Шина является полнодуплексной, т.е. шина позволяет
одновременно передавать данные на этой скорости в «обе стороны» (до 8 Гбайт/с
суммарно). Модель памяти получается неоднородной (NUMA), но различия в скорости
«своих» и «чужих» участков оперативной памяти получаются относительно небольшими.
Чипсет сильно упрощается: всё, что от него требуется – это просто обеспечивать «мосты»
(туннели) между HT и другими типами шин. Ну и, возможно, заодно обеспечивать какое-то
количество интегрированных контроллеров. Особенно ярко этот принцип проявляется в
серверном чипсете AMD 81xx, поскольку это просто набор из двух чипов – «переходников»
на шины AGP и PCI-X и чипа, интегрирующего туннель на «обычную» PCI и стандартный
набор периферийных контроллеров (IDE, USB, LPC и проч.). Впрочем, традиционные
«большие» чипсеты тоже совместимы: к примеру, NVIDIA успешно выпускает Force3 и
nForce4, объединяющие все необходимые туннели и контроллеры в единственном
кристалле. Но зато можно, к примеру, установить на плату чип nForce Professional 2200
(решение «всё-в-одном» от NVIDIA для рабочих станций) и добавить к нему «в напарники»
AMD 8132, который обеспечит материнской плате поддержку шины PCI-X, которой в nForce
Pro 2200 нет. Или использовать несколько чипов nForce Pro 2200, чтобы обеспечить, к
примеру, вдвое большее число линий PCI Express. Здесь всё совместимо со всем: любые
современные чипсеты для микроархитектуры AMD64, теоретически, должны работать и с
любыми процессорами AMD и любыми «правильно» сделанными «напарниками». В
частности, все двуядерные процессоры AMD должны работать со всеми ранее
выпущенными чипсетами для процессоров архитектуры K8.
AMD сейчас любит подчеркивать, что её процессоры «специально проектировались в расчёте
на двуядерность», но, строго говоря, правильнее было бы говорить, что двуядерность очень
удачно ложится на её архитектуру. Каждый процессор K8 является «системой в миниатюре», со
своим «процессором» и Northbridge; а двуядерный K8 – «двухпроцессорная SMP-система в
миниатюре».
Второе ядро подключается к кросс-бару через общую шину SRI; оба ядра идентичны и
фактически являются полноценными процессорами; общего кэш L2 нет. То есть если мы, скажем,
рассматриваем однопроцессорную двуядерную систему, то вся разница между реализациями AMD
и Intel с «технологической» точки зрения заключается в том, что у Intel Northbridge реализован
отдельным кристаллом, а у AMD он просто интегрирован в центральный процессор.
Интеграция Northbridge в процессор и SUMA-архитектура K8 не просто обеспечивает «более
быстрый контроллер оперативной памяти» - она заодно позволяет очень эффективно решать и
ряд свойственных многопроцессорным системам проблем.
2.10.3. Сравнительный анализ двуядерных технологий Intel и AMD
Следствия этих различий таковы:
36
Во-первых, SUMA решает «проблему общей памяти». Если сравнивать сегодняшние системы
(а это, как минимум, двухканальная DDR400) с системами трехлетней давности (одноканальная
SDRAM PC133), то прогресс здесь, конечно, достигнут впечатляющий: пропускная способность
оперативной памяти увеличилась более чем в 8-10 раз, в то время как вычислительная мощность
центральных процессоров – несколько меньше (в ряде тестов - только в 3-4 раза). Правда,
латентность оперативной памяти по меркам процессора остается по-прежнему огромной, но и с
этой проблемой научились эффективно бороться, используя кэш-память внушительных размеров
и механизмы аппаратной и программной предвыборки из памяти. Однако стоит поставить в
систему не одно, а два, четыре, а то и восемь процессорных ядер, как проблема «медленной
памяти» всплывает с прежней силой – особенно в архитектуре SMP с контроллером памяти в
чипсепте.
На практике это выливается в «проблему масштабируемости» - когда использование
нескольких процессоров не приводит к ожидаемому приросту производительности. Подсчитаем:
если, например, одиночный процессор 20% своего времени простаивал, ожидая данных из
оперативной памяти, то сдвоенный будет простаивать 33% времени, а «четверка» - 50%. В
пересчёте на общую производительность, 1P-система работает со скоростью 100%, 2P-система –
со скоростью 167% (вместо расчётных 200%), а 4P-система – со скоростью 250% (вместо 400%).
Более того: получить даже пятикратный прирост производительности в данном случае невозможно
в принципе. Этот эффект свойственен исключительно многопроцессорным системам: если в
данном примере заменить оперативную память на вдвое более быструю, то производительность
однопроцессорной системы возрастет лишь на 11%. Такие показатели получаются в программах,
которые много времени проводят в ожидании данных от памяти (не из кэш, а именно из ОЗУ: если
у нас программа почти всегда работает с кэш – никаких проблем не возникает). То есть: если на
одном процессоре 80% времени вычислений и 20% ожидания данных из памяти, то на двух
получаем 40% вычислений и 20% ожидания данных из памяти (в пересчёте к «старым»
процентам); выигрыш составляет 100/60 = 167%. И так далее. Если установить вдвое более
быструю память – получаем на двухпроцессорной системе 80% вычислений и 10% ожидания
данных из памяти; выигрыш – 100/90=111%.
В идеале любая многопроцессорная система должна быть хорошо сбалансирована – слишком
быстрая память обходится слишком дорого; слишком медленная – сводит эффект от установки
нескольких процессоров к минимуму. То есть если для однопроцессорной системы вполне
достаточно двухканальной оперативной памяти DDR (а практика показывает, что это, скорее всего,
так), то в «двушку» желательно установить четырехканальный, а в «квад» - восьмиканальный
37
контроллер памяти DDR. Но на практике даже четырехканальный контроллер пока обходится
слишком дорого. Правда, четыре канала в следующем поколении чипсетов Intel мы всё-таки
увидим (причем контроллеры памяти в них вынесены за пределы Northbridge в виде отдельных
микросхем); а в 2008 г. на рынке должна появиться серверная оперативная память FB-DIMM с
последовательным интерфейсом доступа к памяти, которая позволит создавать шести- и
восьмиканальные контроллеры памяти.
Но это всё - в SMP, а вот в NUMA (типа AMD), где двухканальный контроллер памяти
интегрирован в каждый процессор, суммарная производительность подсистемы памяти как раз и
возрастает пропорционально количеству процессоров. Правда, у NUMA, как уже было сказано,
свои проблемы - неоднородность скорости работы различных участков памяти. В случае новых
AMD Opteron можно подсчитать, что в среднем пропускная способность памяти в пересчёте на
один процессор составляет для 2P-систем порядка 81% (100% в лучшем, 62% в худшем), для 4P –
где-то между 62% и 53% (31% в худшем случае). Для 8P-систем всё гораздо неприятнее – без
учета особенностей NUMA там не получится «выжать» из подсистемы памяти и 30% её пропускной
способности (большинство обращений будут к чужой памяти, причем в среднем каждый линк HT
будут занимать по три процессора одновременно). Принцип этих оценок заключается в том, чтобы
посчитать устоявшиеся потоки данных, полагая, что они равномерно распределяются по
кратчайшим путям между процессорами. Считается, сколько каждому CPU достанется процентов
от общей пропускной способности линков HT; считаются доли запросов в «свою» память и
запросов, проходящих через линки HT. Например, для двухпроцессорной системы линк HT
процессору ни с кем делить не требуется, 50% запросов идет в оперативную память, 50% - по
линку HT. Всего (6,4 * 0,5 + 4,0 * 0,5) = 5,2 Гбайт/c, т.е. 5,2/6,4 = 81%.
Впрочем, если сравнивать с аналогичными цифрами для SMP (50, 25 и 12% соответственно), то
нельзя не признать, что даже неоптимизированные программы должны работать с памятью на
Opteron в несколько раз быстрее, чем на «традиционных» SMP. А если еще вспомнить, что кросс-
бар и контроллер памяти AMD K8 работают с поразительно низкой латентностью, то
эффективности работы Opteron с оперативной памятью можно только позавидовать.
Решение «проблемы общей памяти» - далеко не единственное преимущество подхода AMD.
Обычные SMP страдают еще и от «проблемы общей шины»: мало сделать быстрый контроллер
памяти – нужно еще и обеспечить достаточно быструю передачу полученных из памяти данных к
процессору. Хотя новейший чипсет Intel 955X Express поддерживает двухканальную оперативную
38
память DDR2 667 МГц с пиковой пропускной способностью 10,7 Гбайт/с, 800-мегагерцовая
процессорная шина не позволяет «прокачивать» более 6,4 Гбайт/с. И это еще не всё: чем больше
процессоров мы помещаем на системную шину, тем сложнее обеспечить безошибочную передачу
по ней данных (возрастает электрическая нагрузка, усложняется разводка). В итоге, если один
процессор свободно работает с шиной 800 и даже 1066 МГц, то два процессора уже вынуждены
ограничиться шиной не выше 800 МГц, а четыре – работают только с шиной 667 МГц и ниже.
Таковы проблемы SMP; мегабайты и даже десятки мегабайт кэш-памяти третьего уровня для них
не роскошь, а жестокая необходимость.
Intel, правда, нашла достаточно успешный способ отчасти обойти эту проблему, используя в
новейших многопроцессорных системах сразу две независимых процессорных шины. Но в
неоднородной AMD SUMA-архитектуре этой проблемы вообще нет. И хотя два ядра в
двуядерниках AMD разделяют общую шину SRI, работает эта шина все же, как и кросс-бар, на
полной частоте процессора, как и вообще все его внутренние шины, то есть ничем не отличается,
скажем, от шины, соединяющий между собой его кэш-память различных уровней. В итоге эта
«общая» шина у AMD получается настолько быстродействующая, что ядра друг другу практически
не мешают – их ограничивает только пропускная способность оперативной памяти и ведущих во
«внешний мир» линков HyperTransport.
2.10.4. Когерентность кэш-памяти
Двуядерные процессоры AMD и Intel не имеют общей кэш-памяти, используя которую, одно
ядро могло бы увеличивать свою производительность за счёт другого. Но процессоры архитектуры
K8 способны эффективно «лазить» в кэш-память своих соседей, не обращая внимания на то, что
кэш у них раздельные. Просто нужно обратить внимание на скромную строчку в перечне
характеристик кэш, где в графе «протокол поддержания когерентности кэш-памяти» у процессоров
AMD записано «MOESI».
Что же такое «протокол поддержания когерентности кэш»? Пусть, например, у нас процессор
CPU0 произвел какие-то вычисления и записал полученный результат в оперативную память.
Поскольку у CPU0, разумеется, есть «своя», персональная кэш-память (хотя бы первого уровня),
то запись данных производится не в «медленную» оперативную память, а в кэш.
39
В случае однопроцессорных систем эта схема хорошо работает, но что будет, если в
многопроцессорной системе та же самая ячейка памяти, которую изменил процессор CPU0, для
каких-то целей понадобится и процессору CPU1? В «лучшем» случае CPU1 прочитает эту ячейку
из оперативной памяти, куда, если повезет, процессор CPU0 уже успеет сохранить её новое
значение. В худшем – эта ячейка (с устаревшими данными) окажется в его кэш, и CPU1 даже не
будет пытаться выяснить, изменилось ли что-нибудь с тех пор, как он в последний раз эту ячейку
из оперативной памяти прочитал. Всё вместе называется «проблемой когерентности кэш-памяти»,
а методы её решения – как раз и называют соответствующими протоколами.
Простейший протокол поддержания когерентности – это так называемый Write-Through, когда
любые изменения сразу же записываются (write through cache) не только в кэш-память, но и в
оперативную память компьютера; причем остальные процессоры об этом событии
информируются. Например, если используется общая шина, то другие процессоры просто
«подслушивают» (snoop), что текущий «владелец» шины по ней пересылает и, зарегистрировав,
что CPU0 выполняет операцию записи в память, обновляют «свои» записи в кэш. Обычно, чтобы
сэкономить время - просто помечают, что соответствующие строки в кэш отныне «неправильные»
(Invalid) и при обращении к ним данные необходимо брать не из кэш, а из оперативной памяти.
Схема достаточно простая, но неэффективная: запись данных в оперативную память – далеко не
быстрый процесс.
Но зачем тратить зря ресурсы компьютера (пропускную способность шины и оперативной
памяти), сохраняя малейшие изменения в медленной оперативной памяти, если вся эта
«обновленная» информация может еще десять раз обновиться, прежде чем она понадобится
кому-то кроме «владеющего» этой информацией процессора? Работа нескольких процессоров
одновременно с одним и тем же участком оперативной памяти – явление исключительное: в
подавляющем большинстве случаев каждый процессор занимается обработкой «своего» участка и
лишь изредка – обращается к участку «чужому».
40