Кравчук С.О., Шонін В.О., Основи компютерної техніки

Подождите немного. Документ загружается.

у режимі асиметричного оброблення один процесор виконує тільки задачі операцій-

ної системи, а решта процесорів реалізовують прикладні програми.

У режимі симетричного мультиоброблення - SMP (Symmetric Multi-Processing) за-

дачі операційної системи і користувацькі прикладні задачі може виконувати будь-який

процесор залежно від його завантаження. Цей режим більш продуктивний і тому його

використовують для більшості багатопроцесорних систем.

Як видно з розгляду архітектури процесорів Intel, команди в них обробляються па-

ралельно, тобто одночасно виконуються кілька команд. Оскільки звернення до опера-

тивної пам'яті і пристроїв виконується значно повільніше, ніж команди, процесор може

простоювати під час таких звернень. Однак усі сучасні операційні системи працюють

у багатозадачному режимі, тому на процесор можна спрямовувати не один, а кілька

потоків команд від різних розв'язуваних одночасно задач. Такий режим реалізовано

в останніх процесорах Pentium IV, Xeon та Itanium фірми Intel за допомогою гіпер-

потокової технології HT (Hyper-Threading Technology). Процесор, ш;о підтримує цю

технологію, виявляється для операційної системи як два віртуальні процесори і тому

може обробляти два рівнобіжні потоки даних. У цьому разі, за оцінками фірми Intel,

продуктивність комп'ютера може підвиш;итися до 25 %. Реалізація гіперпотокової тех-

нології забезпечується не лише підтриманням цієї технології самим процесором, але й

набором мікросхем і BIOS материнської плати та операційною системою багатопроце-

сорного режиму роботи.

3.3.3. Набори команд центрального процесора

Основне функціональне призначення процесора полягає у виконанні інструкцій

з оброблення даних - команд машинної мови процесора. Сукупність цих команд утво-

рює набір команд цього процесора.

Набори команд х8б і х87. Основний набір команд процесорів Intel називають на-

бором х86. Цей набір уперше був застосований в процесорах Intel 8086 і призначений

для виконання таких команд:

- переміщення даних;

- двійкової арифметики (додавання, віднімання, множення і ділення) для чисел з фік-

сованою точкою (цілихчисел);

- десяткової арифметики для двійково-десяткових чисел;

- логічних операцій (НІ, І, АБО і виключне АБО);

- зсуву бітів;

- перевірки і модифікації бітів;

- керування (команди умовного і безумовного переходів, циклу, виклику процедур

з повернення з процедур);

- роботи з рядками;

- уведення-виведення;

- системних.

У 16-розрядних процесорах Intel 8086, Intel 8088 і Intel 80286 ці команди викону-

валися з байтами і словами. У 32-розрядних процесорах, починаючи з Intel 80386,

додано команди роботи з подвійними словами та деякі інші команди.

Команди набору х86 оперують тільки з цілими числами. Операції для чисел із пла-

ваючою точкою спочатку або реалізувалися в процесорі програмно, або виконувалися

в окремому процесорі (першим таким процесором був Intel 8087). Оскільки процесор

Intel 8087 функціонував тільки разом з процесором Intel 8086 чи Intel 8088, його на-

звали співпроцесором. Починаючи з процесора Intel 80486, співпроцесор для операцій

з плаваючою точкою є вбудованим блоком процесора.

Для виконання операцій з плаваючою точкою використовують набір команд х87,

що містить такі групи команд (ці команди підтримують як операції над числами з пла-

ваючою точкою, так і над цілими числами):

- переміщення даних (зокрема, команди переміщення даних за деякої умови);

- арифметичні;

- порівняння;

- завантаження деяких констант (наприклад, значення л);

- керування виконанням операцій для чисел з плаваючою точкою.

Набори мультимедійних команд. У процесорах фірми Intel, починаючи з процесо-

ра Intel Pentium ММХ, реалізовано технологію мультимедійного розширення - ММХ

(Multimedia extension). Ця технологія для оброблення звукових і відеосигналів перед-

бачає виконання таких команд:

- пересилання подвійних (чотирьох байтів) та почетверених слів (восьми байтів);

- перетворення (пакування і розпакування байтів, слів і подвійних слів);

- виконання арифметичних операцій над упакованими цілими числами;

- виконання логічних операцій над почетвереними словами;

- зсуву упакованих даних;

- керування операціями ММХ.

Ці команди функціонують у режимі «одна команда, багато даних» - SIMD (Single Instruc-

tion, Many Data), коли однією командою одночасно обробляється кілька елементів даних (це

характерно для оброблення мультимедійних даних). Використання ММХ дозволяє пере-

нести основне навантаження з оброблення зображення і звуку на центральний процесор

і уможливлює реалізацію вбудованих у материнську плату відеоадаптерів і звукових карт.

Пакетне розширення SIMD - SSE (StreamingSIMD Extension) є продуктом розвитку

режиму SIMD, що дозволяє згрупувати дані в пакети, оброблювані однією командою.

Команди SSE поділяють на такі групи:

- робота з даними з плаваючою точкою одиничної точності (у цю групу входять такі під-

групи команд: переміщення даних, арифметичні операції з упакованими даними, по-

рівняння, логічні; перемішування і розпакування; перетворення);

- 64-бітові команди для виконання додаткових операцій з упакованими даними в ре-

гістрах ММХ;

- керування завантаженням і кешуванням даних, а також послідовністю виконання

команд.

Подальше розширення SIMD - SSE2 доповнило набір команд ММХ командами

виконання операцій з упакованими даними з плаваючою точкою подвійної точності

та упакованими даними довжиною: 1 байт, 1 слово, подвійне слово, почетверене слово

в регістрах ХММ.

У розширення SSI3 уведено 13 нових команд для прискореного виконання команд

з наборів SSI, SSI2 і х87.

Усі наведені набори команд 32-розрядних процесорів Intel називаються ІА-32

(Instruction Architecture 32 - архітектура команд 32).

Процесори AMD Athlon ХР і AMD Athlon MP підтримують набори команд х86, х87,

ММХ і SSE, а також власний набір мультимедійних команд 3DNow!

Процесори фірми VIA - Antaur, СЗ і Eden-N підтримують набори команд х86, х87,

ММХ і SSE, а також набір мультимедійних команд AMD - 3DNow!

Набір команд ІА-64. Набір команд 64-розрядного процесора Itanium 2 називають

набором ІА-64. У цей набір входять такі групи команд:

- команди роботи зі стеком регістрів;

- команди операцій над цілими даними, що включають такі підгрупи команд: ариф-

метичні команди, логічні команди, команди зсуву й операцій із бітами (крім того,

до цієї групи належать команди, що прискорюють операції з 32-бітовими даними

й адресами);

- команди порівняння і команди, виконувані за заданої умови (команди умовного ви-

конання);

- команди доступу до пам'яті для обміну даними між регістрами і пам'яттю;

- команди передавання керування (це команди умовного переходу, циклу, виклику і

повернення з процедури, а також виклику режиму виконання команд ІА-32);

- мультимедійні команди, що виконують операції з 64-бітовими даними в паралель-

ному режимі;

- операції переміщення між файлами регістрів;

- операції з рядками;

- операції переміщення на привілейованому рівні.

Процесори AMD Athlon 64 FX і AMD Opteron підтримують набори команд х86 і х87,

власний набір для 64-розрядного процесора - AMD64, набори команд ММХ, SSE і SS2,

а також власний набір мультимедийних команд 3DNow!

Незважаючи на підтримання наборів команд процесорів Intel, процесори AMD

і VIA мають власні архітектури, відмінні як від розглянутої нижче архітектури про-

цесорів Intel, так і одна від одної.

3.3.4. Архітектура Intel NetBurst

Останні моделі процесорів Pentium IV і Хеоп виконано за фірмовою архітектурою

Intel - NetBurst. Архітектуру названо так тому, що вона ґрунтується на тих самих прин-

ципах, що й у разі пакетного (burst) режиму системної шини.

Поряд зі збільшенням тактової частоти на підвищення продуктивності процесо-

ра впливає також збільшення кількості виконуваних команд за один такт. Оскіль-

ки в архітектурі NetBurst багато команд виконуються паралельно протягом одного

циклу, зменшується затримка (latency) їх виконання, а отже, продуктивність про-

цесора збільшується.

Процесор архітектури NetBurst містить такі основні блоки:

- блок регістрової пам'яті;

- блок кеш-пам'яті;

- блок оброблення команд;

- блок виконання команд;

блок передбачення переходів;

блок керування.

Основні компоненти архітектури NetBurst та їх зв'язок показано на рис. 3.7.

Системна шина

Блок кеш-пам'яті

Блок сполх'чення

із системною шиною

Кеш-пам'ять L3

Кеш-пам'ять L2

Кеш-па.м'ять

данихL1

Кеш-пам'ять

команд LI

Блок регістрової пам'яті

Базові

регістри

Регістри

РР

Регістри

ММХ

Регістри

ХММ

Регістр МХЗСК

:::;:::;п

Блок керування

Оброблення

переривань

Керування

процесором

в:

Блок>, оброб

к ння коман, \

Завантаження/

дешифрування

Microcode

ROM

Передбачення

переходів

Блок передбачення

переходів

втв

Блок виконання команд

Ядро

Звільнення

ресурсів

Рис. 3.7. Основні компоненти архітектури NetBuгst і їх зв'язок

Блок регістрової пам'яті. Блок регістрової пам'яті процесора Pentiuni IV містить

такі групи регістрів:

- базові регістри;

- регістри для операцій над даними з плаваючою точкою;

- регістри ММХ;

- регістри ХММ і MXSCR.

1]}упа базових регістрів містить такі регістри:

- 32-розрядні регістри загального призначення (8 регістрів), використовувані як опе-

ранди в логічних і арифметичних операціях, а також для зберігання адрес;

- 16-розрядні сегментні регістри для зберігання адрес сегментів пам'яті, використову-

ваних у програмі (6 регістрів);

- 32-розрядний регістр прапорців, що містить прапорці стану, прапорець керування

і системні прапорці;

- регістр адрес команди, що містить адресу наступної виконуваної команди;

- системні регістри (регістри керування виконанням задач і пам'яттю, налагоджу-

вальні регістри, регістри, що залежать від моделі процесора, регістри діагностики

і лічильники продуктивності).

група регістрів для операцій з плаваючою точкою - це регістри FP (Float Point -

плаваюча точка), що містять вісім 80-розрядних регістрів для зберігання даних із пла-

ваючою точкою і такі регістри:

- 16-розрядний регістр стану, що містить прапорці поточного стану блоку операцій

із плаваючою точкою;

- 16-розрядний регістр для керування операціями, точністю подання та округлення

чисел із плаваючою точкою;

- 16-розрядний регістр мітки слова, що вказує на тип умісту кожного з восьми регі-

стрів даних (чи знаходиться там правильне число, нуль чи нечислове значення);

- 48-розрядний регістр, що містить адресу останньої виконаної команди;

- регістр, що містить адресу пам'яті даних (операнда) в останній виконаній команді;

- 11-розрядний регістр, що містить код останньої виконаної операції.

Вісім 64-розрядних регістрів ММХ призначено для зберігання даних, застосовува-

них у командах SIMD, а вісім 128-розрядних регістрів ХММ - для зберігання даних

у розширеннях SSE, SSE2 і SSI3 режиму ММХ. Регістр керування і стану для розши-

реного ММХ - MXCSR (Multimedia eXtended Control and Status Register) містить керу-

вальну інформацію й інформацію про стан для SSE, SSE2 і SSI3.

Блок кеш-пам'яті. Робочий цикл процесора зазвичай менший від часу доступу до

даних в оперативній пам'яті. Тому процесор змушений очікувати доти, доки дані з від-

повідних елементів пам'яті надійдуть на системну шину. Для зменшення часу простою

зазвичай використовується окрема кеш-пам'ять. Ця пам'ять виконується на більш

швидкодіючих (але і більш дорогих) елементах, ніж оперативна пам'ять. Такий спосіб

обміну даними має перевагу, оскільки у разі повторного звернення до пам'яті вже немає

потреби зчитувати дані з повільної оперативної пам'яті, а тому інформація надається

в розпорядження процесора майже без затримки.

Кеш-пам'ять складається з трьох основних компонентів:

1) контролера кеш-пам'яті, що керує взаємодією кеш-пам'яті, системної шини і про-

цесора;

2) кеш-пам'яті даних (DataRAM);

3) кеш-пам'яті адрес (TagRAM).

Якщо потрібно одержати дані, процесор звертається спочатку не до оперативної

пам'яті, а до кеш-пам'яті. Якщо на підставі аналізу адрес даних у TagRAM процесор

виявить, що потрібні дані є в DataRAM, він витягає ці дані з кеш-пам'яті, в іншому разі

звертається до оперативної пам'яті.

Однак зі збільшенням тактової частоти процесора швидкість обміну даними між

процесором і зовнішньою кеш-пам'яттю стала гальмувати продуктивність системи.

Щоб усунути цей недолік, було розроблено окрему шину для зовнішньої кеш-пам'я-

ті - подвійну незалежну шину DIB (Dual Independent Bus), що працювала з більшою

тактовою частотою, ніж системна шина.

Кеш-пам'ять першого рівня LI називають також внутрішньою кеш-пам'яттю.

Це найбільш швидкодіюча, але й найменша за ємністю кеш-пам'ять. Цю пам'ять розді-

лено на два блоки: кеш-пам'ять даних і кеш-пам'ять команд (по 8... 16 кбайт).

Кеш-пам'ять команд LI, названа в останніх моделях Pentium IV кеш-пам'яттю

трасування виконання ETC (Execution Trace Cache), містить мікрокоманди, декодовані

вузлом завантаження-дешифрування в блоці оброблення команд.

Кеш-пам 'ять даних LI використовують для завантаження і зберігання всіх типів

даних: цілих, із плаваючою точкою і мультимедійних. Звернення до цієї пам'яті вико-

нується двічі протягом одного такту.

Якщо дані не знайдено в кеш-пам'яті LI, то виконується звернення до менш швид-

кодіючої, але більшої за ємністю (від 256 кбайт до 1 Мбайт) кеш-пам'яті другого рівня

(L2). Спочатку ця кеш-пам'ять розміщувалася на материнській платі, тому її інколи

називають також зовнішньою кеш-пам'яттю. Кеш-пам'ять L2 виконано у вигляді одно-

го блоку. Кеш-пам'ять передає 32 байт протягом одного такту процесора і для процесо-

ра, тактова частота якого 3,4 ГГц; швидкість обміну досягає 108,8 Гбайт/с.

У свою чергу, якщо дані не знайдено в кеш-пам'яті L2, то за допомогою системної

шини виконується звернення до оперативної пам'яті.

У блок кеш-пам'яті деяких моделей процесорів Pentium IV і Xeon між кеш-пам'ят-

тю L2 і системною шиною добавлено кеш-пам'ять третього рівня (L3). Ця найменш

швидкодіюча пам'ять має ємність від 512 кбайт до 2 Мбайт. Кеш-пам'ять L3 також ви-

конано у вигляді одного блоку.

Блок сполучення із системною шиною забезпечує обмін даними, адресами і коман-

дами між процесором і системною шиною. Оскільки він обмінюється даними із систем-

ною шиною по 4 байт за один такт, швидкість передавання по шині з тактовою частотою

100 МГц збільшується в 4 рази і становить 3,2 Гбайт/с.

Блок оброблення команд. Цей блок складається з двох вузлів: вузла завантаження-

дешифрування і пам'яті Microcode ROM, що містить коди мікрокоманд.

Вузол завантаження-дешифрування виконує випереджувальне завантаження ко-

манд на основі інформації, виданої блоком передбачення переходів і даних на осно-

ві припущення про потрібні для команди дані (data speculation) та дешифрування

команд. Вузол послідовно завантажує відразу кілька команд відповідно до виданого

блоком передбачення переходів. Дані також завантажуються порціями по 32 біт. Крім

завантаження даних, виконуваного апаратними засобами, можна використовувати

програмні засоби - команди набору SSE. Завантажувані дані та команди автоматично

розміщуються в кеш-пам'яті L2.

Набір команд процесора зазвичай великий (сто і більше команд). Процесори, які

реалізовують повний набір команд, називають CISC-процесорами {Complete Instructi-

on Set Chip - мікросхема з повним набором команд). Команди ІА-32 - це команди для

CISC-процесора.

Протилежний підхід полягає в заданні невеликої кількості простих і швидко ви-

конуваних команд. Процесори, що містять зменшений набір команд, називають RISC-

процесорами (Reduced Instruction Set Chip - мікросхема зі зменшеним набором команд).

Оскільки для RISC-процесорів набір інструкцій менший, процесор виходить прості-

ший, а час виконання ним однієї команди менший, ніж CISC-процесорами.

Недоліком RISC-процесорів є збільшення часу виконання деяких операцій: ті опе-

рації, які CISC-процесори виконують за допомогою однієї інструкції, RISC-процесори

мають виконувати за двома або більше інструкціями. Так, для CISC-процесорів є ін-

струкції копіювання даних з пам'яті в регістр, копіювання даних з регістра в пам'ять,

а також копіювання даних з однієї ділянки пам'яті в іншу. Якщо видалити з набору

команд останню інструкцію, то копіювання даних з однієї ділянки пам'яті в іншу мож-

на виконати за допомогою послідовності з двох інструкцій: копіювання даних з пам'яті

в регістр і копіювання даних з регістра в пам'ять. Частково цей недолік компенсується

ретельним вибором набору інструкцій, оскільки в програмі деякі інструкції виконують-

ся значно частіше, ніж інші. Наприклад, якщо в програму вводяться і підсумовуються

сто чисел і виводиться результат, то команди введення і підсумовування чисел будуть

виконуватися 100 разів, а інструкції з виведення результату - тільки один раз. Тому за-

звичай в набір інструкцій RISC-процесора включаються ті інструкції, які найчастіше

виконуються програмами.

Процесори від Intel 4004 до Intel 80486 були CISC-процесорами, однак, починаючи

з першого процесора Pentium, ядро процесора стало RISC-процесором. Тому під час

дешифрування попередньо завантажених команд і команд, що надійшли від блоку пе-

редбачення переходів, вони розбиваються на послідовність більш простих команд - мік-

рокоманд. Команди, що надійшли від блоку передбачення переходів, після дешифру-

вання передаються в кеш-пам'ять команд першого рівня (L1), тому, якщо попередньо

завантажена команда збігається з передбаченою, вона не дешифрується, а відповідні їй

мікрокоманди просто беруться з кеш-пам'яті. Під час дешифрування деяких складних

команд використовуються дешифровані мікрокоманди, що зберігаються в Microcode

ROM (пам'яті тільки для зчитування).

Блок виконання команд. Блок виконання команд спроектовано за технологією

RISC-процесора для того, щоб найчастіші команди виконувалися максимально швид-

ко за рахунок збільшення часу виконання рідкісних команд.

У перших процесорах строго діяв принцип послідовного виконання команд фон

Неймана, тобто перший етап чергової команди починався тільки після закінчення

останнього етапу попередньої команди. У сучасних процесорах використовується

конвеєрне оброблення команд, коли перший етап наступної команди починається від-

разу ж після закінчення першого етапу попередньої команди. У цьому разі швидко-

дія процесора істотно збільшується за рахунок одночасного (паралельного) виконан-

ня команд. Процесори, у яких виконання команди розбивається на етапи, називають

суперскалярними, а процесори, у яких функціонує кілька конвеєрів команд, - супер-

конвеерними.

Блок виконання команд містить вузол ядра і вузол звільнення ресурсів.

Вузол ядра містить чотири порти (з номерами від О до 3) і 16 виконавчих елементів,

кожний з яких виконує свою групу мікрокоманд для команд х86, х87 і мультимедійних

команд.

Під час кожного такту процесор розподіляє (диспетчеризує) до 6 мікрокоманд

для виконання на один з портів. При цьому на порт О спрямовуються мікрокоманди,

що виконують арифметичні та логічні операції, команди зберігання даних і команди

переходу для цілих чисел, а також команди переміщення, зберігання та обміну для чи-

сел із плаваючою точкою. Мікрокоманди, що виконують арифметичні операції з цілими

числами, можуть бути спрямовані і на порт 1. На цей порт спрямовуються мікрокоман-

ди для виконання зсуву, а також інші мікрокоманди, що реалізують команди набору

х87 і мультимедійні команди. На порти 2 і З спрямовуються мікрокоманди, що реалізу-

ють відповідно завантаження з пам'яті та зберігання в пам'яті.

У разі диспетчеризації мікрокоманд враховується не час їх надходження в ядро про-

цесора, а наявність даних і ресурсів для їх виконання. Якщо макрокоманди не готові

до виконання, вони вміщуються в станцію резервування (Reservation Station), звідки

забираються у разі надходження даних і наявності ресурсів для їх виконання. Отже, мік-

рокоманди, що надійшли раніше, можуть виконуватися пізніше.

Кожний порт формує свій конвеєр; вони функціонують паралельно і незалежно один

від одного, утворюючи в цілому суперконвеєрну систему з чотирьох конвеєрів. Кожний

конвеєр містить 20 етапів.

На етапах 1 і 2 команда завантажується або з пам'яті адрес переходів ВТВ {Branch

Target Buffer) блоку передбачення переходів, якщо ця команда уже виконувалася (на-

приклад, у попередній ітерації циклу), або з кеш-пам'яті L2 чи L3, або з оперативної

пам'яті.

На етапах З і 4 мікрокоманди виконуваної команди завантажуються з кеш-пам'яті

ETC.

На етапах 5 і б до трьох декодованих мікрокоманд проходять через таблицю при-

значення регістрів ВАТ {Register Allocation Table). На цих етапах визначаються по-

трібні для виконання команди регістри і замість логічних регістрів, використовува-

них у програмі (наприклад, регістра ЕАХ), команді на етапах 7 і 8 призначаються

фізичні регістри (у процесорі Pentium IV є 128 фізичних регістрів). Таке перепри-

значення зумовлено тим, що паралельно виконувані команди можуть вимагати такі

самі логічні регістри.

На етапі 9, перед тим як планувальник виконання команд виділить один з 16 вуз-

лів для реалізації певної команди, вона ставиться в чергу, а потім на етапах 10, 11 і 12

планувальник визначає потрібні для команди ресурси, після чого на етапах 13 і 14

їй виділяється потрібний вузол виконання команд.

На етапах 15, 16, 17 і 18 мікрокоманда виконується, а результати її виконання пе-

редаються вузлу звільнення ресурсів.

На етапі 19 передбачений перехід порівнюється з реальним переходом і на ета-

пі 20 результат перевірки посилається в пам'ять ВТВ блоку передбачення перехо-

дів.

Вузол звільнення ресурсів приймає результати виконання операцій і обробляє їх та-

ким чином, щоб вони відповідали первісному порядку надходження команд у ядро.

Отримані під час виконання команди результати надсилаються в пам'ять або логічні

регістри, перевіряються і визначаються прапорці, задіяні в команді. Після того, як

мікрокоманда запише свій результат, вона звільняє ресурси і записується в буфер пере-

упорядкування (ReOrder Buffer). Блок звільнення ресурсів також слідкує за перехо-

дами у виконуваній програмі і посилає інформацію про зміну адрес переходу блоку

передбачення переходів.

Блок передбачення переходів. Зазвичай команди програми обробляються послі-

довно, однак відповідно до алгоритму у програмах можуть виконуватися і переходи на

інші команди. Існують безумовні переходи, коли керування передається команді із за-

значеною адресою (наприклад, у разі виклику підпрограми керування передається

першій команді підпрограми, а після виконання команд підпрограми керування по-

вертається команді, що слідує за командою виклику). У разі умовних переходів і циклів

послідовне виконання команд змінюється залежно від результатів порівняння зада-

них величин. Умовні переходи і цикли знижують загальну продуктивність процесора,

оскільки в очікуванні цього переходу конвеєр працює вхолосту. Щоб цього уникнути,

у процесор уведено блок передбачення переходів. Передбачення переходу виконується

на підставі аналізу команд переходів, виконуваних раніше, тому в блоці передбачен-

ня переходів є спеціальна буферна пам'ять адрес переходів ВТВ, що зберігає дані про

останні переходи. Для передбачення переходів використовуються також відомості і

мікрокоманди, що зберігаються в кеш-пам'яті ETC.

Команди, що починаються з адреси, за якою виконується перехід, починають вико-

нуватися ще до того, як перехід дійсно відбудеться. Якщо адресу переходу передбачено

правильно, ніякої затримки виконання команд не станеться, однак у разі неправильно-

го передбачення реалізація команд може затриматись на кілька тактів.

Блок керування. Блок керування процесором містить вузол керування процесором

і вузол оброблення переривань.

Вузол керування процесором координує взаємодію блоків процесора.

Вузол оброблення переривань процесора припиняє виконання команд поточної про-

грами і передає керування операційній системі, що викликає процедуру, яка обробляє

це переривання.

3.3.5. Архітектура процесора Itanium 2

Архітектура процесора Itanium 2 виконується згідно з підходом до виконання ко-

манд, виділенних від застосовуваних у CISC-процесорах і RISC-процесорах. Цей під-

хід ґрунтується на використанні явного паралельного виконання команд ЕРІ (Explicit-

ly Parallel Instruction Computing). Основною метою розроблення архітектури процесора

Itanium 2 стало подолання обмежень, пов'язаних з реалізацією попередніх архітектур

32-розрядних процесорів зі збереженням наступності для використання програм, роз-

роблених на основі набору команд ІА-32. Архітектура Itanium 2 використовує останні

розроблення, реалізовані в архітектурі NetBurst, з одночасним упровадженням техніч-

них рішень, що стосуются саме цієї архітектури.

Процесор Itanium 2 містить такі блоки:

- блок оброблення команд;

- блок керування;

- блок виконання команд;

- підсистему пам'яті;

- блок команд ІА-32.

Структура й основні компоненти процесора Itanium 2 показано на рис. 3.8.

Блок оброблення команд. Цей блок містить:

- кеш-пам'ять команд L1;

- вузол завантаження і попереднього завантаження команд;

- вузол передбачення переходів;

- чергу команд.

Кеш-пам'ять команд L1 ємністю 16 кбайт підтримує два одночасні звернення до

свого вмісту. Вона може передати конвеєру два пакети команд (6 команд) протягом од-

ного такту.

Вузол завантаження і попереднього завантаження команд служить інтерфейсом

між кеш-пам'яттю команд L1 і кеш-пам'яттю L2. Він зчитує два пакети команд із кеш-

пам'яті команд L1 (по три команди в кожному пакеті) і, якщо це команди ІА-64, помі-

щає їх у чергу команд, де вони очікують передавання їх пристроям виконання. Команди

ІА-32 передаються блоку керування командами ІА-32.

Процесор Itanium 2 містить 6 конвеєрів команд. Команди в конвеєрі обробляються

за 8 етапів. Перші два етапи виконуються в блоці завантаження і попереднього заван-

таження команд.

На етапі 1 покажчик команди завантажується в кеш-пам'ять команд L1. Цей по-

кажчик являє собою або адресу наступної команди, або передбаченої команди, або від-

коректовану адресу після невдалого передбачення переходу.

На етапі 2 виконується циклічне переміщення пакетів команд для того, щоб вибра-

ти послідовність виконання команд у конвеєрі.

Для того щоб запобігти втратам команд у кеш-пам'яті команд L1, команди заван-

тажуються з кеш-пам'яті L2 з попередженням, тобто до того, як команда має почати

виконання. Крім того, з попередженням завантажуються команди, визначені за допо-

могою вузла передбачення переходів. Якщо команда не знайшлася в кеш-пам'яті L2,

вона шукається в кеш-пам'яті L3.

У блоці передбачення переходів використовуються удосконалені алгоритми визна-

чення можливого напряму (уперед і назад) і можливої адреси переходу.

Черга може містити до 8 пакетів команд. Протягом одного такту до блоку виконання

може подаватися два пакети команд.

Блок керування. Блок керування містить:

- регістрову пам'ять і вузол керування стеком регістрів;

- вузол керування конвеєром;

- вузол оброблення виключень.

у процесорі Itanium 2 реалізовано велику регістрову пам'ять, що дозволяє вико-

нувати багато операцій без звернення до оперативної пам'яті. Ці регістри поділяють на

такі групи:

- 64-розрядні загальні регістри (128 регістрів з іменами GR0-GR127), призначені для

всіх операцій з цілими даними (зокрема, для розв'язання мультимедійних приклад-

них задач) і доступні для всіх прикладних і системних задач;