Комаров А.В. Цифровые сигнальные процессоры

Подождите немного. Документ загружается.

Внутри процессора сигнал синхронизации удваивается по частоте,

что определяет скорость выполнения машинных команд процессора

(длительность машинного цикла). Например, при Fclkin = 16.67 МГц

частота работы процессора равна 33 МГц (сигнал такой частоты

выводится на контакт CLKOUT, см. рис. 1.1), а длительность машинного

цикла составляет 33 нс.

Особенности синхронизации процессора предъявляют требования к

длительности асинхронных сигналов, например, запросов на прерывания.

Запрос на прерывание по уровню должен быть активен не менее

длительности машинного цикла, увеличенного на сумму времен

предустановки и удержания. Времена предустановки и удержания, а

также длительности запроса по фронту приводятся в [3].

Сброс процессора. Активизация сигнала RESET# вызывает останов

выполнения программы и аппаратный сброс процессора. При подаче

питания на процессор этот сигнал должен всегда формироваться, чтобы

корректно провести инициализацию внутренних ресурсов.

Сброс процессора (перезагрузку) можно также произвести

программно: установкой BCR бита в регистре управления BDMA (сброс

контекста BDMA, см. п. П1.10) или установкой PUCR бита в регистре

управления автобуферизацией и экономичным режимом (SPORT1, сброс

контекста экономичного режима работы процессора, см. П1.5).

В табл. 1.16 приводится содержимое внутренних регистров

процессора после сброса и программной перезагрузки. Подразумевается,

что содержимое регистров, не упомянутых в табл. 1.16, не изменяется в

процессе сброса процессора. К таким регистрам, например, относятся

регистры вычислительных устройств (ALU, MAC и SHIFTER), регистры

генераторов адреса DAG1, DAG2, а также ПП и ПД (за исключением

регистров управления и состояния, расположенных в ПД).

Таблица 1.16

Состояние регистров процессора после сброса и перезагрузки

Регистр или

Битовое поле

Описание Сброс Перезаг-

рузка

Регистр обмена

РХ Регистр обмена РХ НО НО

Регистры состояния

IMASK Разрешен. Обслуживания прерываний 0 0

ASTAT Арифметический статус 0 0

MSTAT Состояние режима 0 НИ

SSTAT Состояние стеков 0х55 0х55

ICNTL Управление прерываниями НО НИ

IFC Сброс/форсирование прерываний 0 0

Регистры управления (расположены в ПД)

BWAIT Состояния ожидания загруз. памяти 3 НИ

BPAGE Загружаемая страница 0 НИ

SPORT1 Регистр конфигурирования SPORT1 1 НИ

SPE0 Разрешение SPORT0 0 НИ

SPE1 Разрешение SPORT1 0 НИ

DWAIT0-4 Состояния ожидания ПД 7 НИ

PWAIT Состояния ожидания ПП 7 НИ

TCOUNT Регистр счетчика таймера НО ПР

TPERIOD Регистр периода таймера НО НИ

TSCALE Регистр коэфф. Деления таймера НО НИ

PDFORCE Форсирование PD 0 НИ

PUCR Определение контекста после PD 0 НИ

XTALDIS Запрет контакта XTAL во время PD 0 НИ

XTALDELAY Задержка начала работы после PD 0 НИ

Регистры управления последовательными портами

ISCLK Внутр. Синхропоследовательность 0 НИ

RFSR, TFSR Разр. Фреймовой синхронизации 0 НИ

RFSW, TFSW Ширина фреймовых синхроимпульсов 0 НИ

IRFS, ITFS Внутренняя фреймовая синхронизац. 0 НИ

INVRFS, INVTFS Инверсн. знач. Фрейм. Синхроимп. 0 НИ

DTYPE Тип компандинга 0 НИ

SLEN Длина последовательных слов 0 НИ

SCLKDIV Коэфф. Деления SCLK НО НИ

RFSDIV Коэфф. Деления RFS НО НИ

Слово бит разрешения многоканального режима НО НИ

МСЕ Разрешение многоканального режима 0 НИ

MCL Многоканальная длина 0 НИ

MFD Задержка многоканального фрейма 0 НИ

INVTDV Инвертирование передаваем. данных 0 НИ

RBUF, TBUF Разрешение автобуферизации 0 0

TIREG, RIREG I-индекс автобуферизации НО НИ

TMREG, RMREG М-индекс автобуферизации НО НИ

FO (только SPORT1) Значение флага Out НО НИ

CLKODIS Запрет сигнала CLKOUT 0 НИ

BIASRND Смещенное округление МАС 0 НИ

Регистры управления внешней памятью (не расположены в ПД)

DMOVLAY Выбор оверлея памяти данных 0 НИ

PMOVLAY Выбор оверлея памяти программ 0 НИ

Расположены в ПД

DWAIT Состояния ожидания оверлеев ПД 0х7 НИ

PWAIT Состояния ожидания оверлеев ПП 0х7 НИ

BMWAIT Состояния ожидания байтовой памяти 0х7 НИ

IOWAIT0-3 Состояния ожидания ввода/вывода 0х7 НИ

CMSEL Выбор композитного селект. сигнала 0хВ НИ

Программируемые флаги данных и регистры управления (в ПД)

PFDATA Программируемые флаги данных НО НИ

PFTYPE Программируемые флаги направления 0 НИ

Регистры управления DMA (расположены в ПД)

IDMAA Адрес внутренней памяти IDMA 0x00 НИ

IDMAD Тип памяти назначения 0 НИ

BIAD Адрес внутренней памяти BDMA 0 0x20*

BEAD Адрес внешней памяти BDMA 0 0х60*

BTYPE Тип передаваемого слова BDMA 0 НИ

BDIR Направление передачи BDMA 0 НИ

BCR Контекст сброса BDMA 1 НИ

BWCOUNT Число передаваемых слов BDMA 0x20 0*

BMPAGE Страница внешней байтовой памяти 0 0*

Примечания:

 НО – значение не определено;

 НИ – значение не изменяется;

 символом * отмечены значения, которые имеют место сразу же

после начальной загрузки программы через BDMA. Такая

загрузка производится процессором при выполнении следующих

условий: MMAP = 0, BMODE = 0 (см. п. 1.1).

Во время сброса (перезагрузки) все запросы на прерывания (включая

от последовательных портов) маскируются, а автобуферизация

запрещается. Последовательные порты остаются активными, поэтому во

время сброса (перезагрузки) они могут осуществить, по крайней мере,

одну пересылку данных без формирования ошибки переполнения.

Таймер во время перезагрузки продолжает работать. Если он

формирует запрос на прерывание, то этот запрос маскируется. Из всех

возможных последующих запросов запоминается только первый.

После перехода сигнала RESET# в высокий уровень процесс сброса

процессора переходит в процесс загрузки программы. Вид загрузки

зависит от значения сигналов на входах MMAP и BMODE процессора

(см. п. 1.1). Так, если MMAP = 0 и BMODE = 0, то осуществляется BDMA

загрузка программы из БП. При этом некоторые регистры процессора

будут иметь значения, приведенные в табл. 1.17.

Таблица 1.17

Состояние регистров BDMA после сброса и перезагрузки

Регистр или

Битовое поле

Описание До

загрузки

После

Загрузк

BIAD Адрес внутренней памяти BDMA,

устанавливается в ноль

0 0х20

BEAD Адрес внешней памяти BDMA,

устанавливается в ноль

0 0х60

BTYPE Тип передаваемого слова BDMA, 24

битное слово команды

0 0

BDIR Направление передачи BDMA, из БП 0 0

BMPAGE Выбор номера страницы BDMA, 0 0

нулевая

BWCOUNT Счетчик слов BDMA, 32 слова 0x20 0

BMWAIT Число состояний ожидания BDMA, 7

состояний на передачу

0x7 0x7

BCR Сброс контекста BDMA 1 1

Установка BCR (см. П1.5) приводит к следующей

последовательности событий: остановка выполнения программы на время

работы BDMA, начало выполнения программы с адреса PM(0x0000)

после окончания работы BDMA и разрешение BDMA прерываний.

Приведенная последовательность событий осуществляется только после

начальной загрузки программы или, если бит BCR установлен до записи в

BWCOUNT.

После того или иного варианта сброса процессора выполнение

программы начинается с адреса 0х0000.

1.14.2. Внешние прерывания

Все прерывания (состав, приоритеты, векторы прерываний,

маскирование, чувствительность к уровню и фронту и т.п., в том числе и

внешние) рассмотрены в п. 1.9. В п. 1.12.2 рассмотрено

конфигурирование внешних контактов SPORT1 для приема

дополнительных внешних запросов на прерывания.

Необходимо добавить только следующее. Запросы на прерывания,

поступившие во время состояний ожидания при обращении процессора к

внешней памяти или во время обращений к внешней памяти, для которых

требуется более одного машинного цикла, не рассматриваются.

Процессор это делает либо до обращения к внешней памяти, либо – после.

1.14.3. Флажковые биты

Процессор имеет три группы флажковых битов:

 FO, FI, если установлен бит 10 в регистре управления системой (см.

П1.1). Бит FI можно использовать для управления программными

переходами, используя условия IF FLAF_IN или IF NOT FLAG_IN

команд JUMP и CALL. Флаг FO можно использовать для

формирования внешнего сигнала общего назначения, его текущее

состояние можно проверить, прочитав бит 15 регистра управления

SPORT1 (см. п. П1.6). Значение флага FO не определено после сигнала

RESET#;

 FL2-FL0 – выходные флаги общего назначения (см. п. 1.1), как и флаг

FO, могут управляться всеми командами манипулирования битами

(SET, RESET и TOGGLE, см. п. 1.17.8.г). Если перечисленные

команды используются с условием IF CE, то счетчик таймера не

декрементируется как в других конструкциях IF CE. После сигнала

RESET# флаги имеют единичное значение;

 PF7-PF0 – программируемые флаги общего назначения. Каждый из

этих флагов может запрограммирован как на вход, так и выход. После

действия сигнала RESET# все они программируются на ввод.

Установить направление передачи можно, используя битовое поле

PFTYPE в регистре управления флагами (см. п. П1.7). Ввод/вывод

через осуществляется с помощью регистра данных программируемых

флагов PFDATA (см. п. П1.8).

1.14.4. Режим энергосбережения

Режим энергосбережения позволяет понизить потребляемую

мощность до 1mW при условии малой нагрузки на выходы и малой

активности сигналов на входах процессора. Режим особенно актуален для

устройств с батарейным питанием.

Характерные особенности режима:

 Запрещена внутренняя синхронизация;

 Содержимое регистров и памяти процессора сохраняется;

 Возможность выхода из режима менее чем за 100 периодов CLKIN;

 Возможность запрещать внутренний генератор при использовании

кварцевого резонатора;

 Поддержка выполнения предопределенной части программы

(housekeeping) перед входом в режим и при выходе из режима;

 Выбираемый пользователем контекст при выходе из режима.

Управлять параметрами режима можно с помощью битов

управления режимом энергосбережения, которые входят в состав

регистра управления автобуферизацией SPORT1 (см. п. П1.5). В ним, в

частности, относятся XTALDIS, XTALDELAY, PDFORCE и PUCR.

С помощью первого из них можно запретить работу внутреннего

генератора синхронизации процессора на время нахождения в режиме

энергосбережения. Второй – обеспечивает задержку выполнения

программы на 4096 циклов для восстановления параметров узла

автоподстройки частоты при выходе из режима энергосбережения.

Третий – обеспечивает один из способов перехода в режим

энергосбережения. И, наконец, четвертый – определяет контекст

процессора при выходе из режима.

Перевод в процессора в режим энергосбережения обычно

производится следующим образом:

 Инициировать переход в режим энергосбережения можно аппаратно,

активизируя входной сигнал PWD#, или программно, установив в 1

бит PDFORCE регистра управления режимом энергосбережения (см. п.

П1.5);

 Процесс переходит на немаскируемый вектор прерывания powerdown

по адресу 0х002С;

 Начиная с этого адреса, перед переходом в режим энергосбережения

выполняется любое количество команд (предопределенный фрагмент

программы). Обычно этот фрагмент программы определяет параметры

режима энергосбережения, запрещает внутрипроцессорную

периферию и очищает необработанные запросы на прерывание;

 Перевод процессора в режим энергосбережения осуществляет команда

IDLE (см. п. 1.17.8.з) даже, если этот переход инициирован аппаратно.

Если в предопределенном фрагменте программы перед командой IDLE

будет стоять команда RTI, то процессор вернется из обработчика

прерывания powerdown без перехода в режим энергосбережения, т.е., в

принципе, это прерывание можно использовать, как немаскируемое

прерывание общего назначения.

Выход из режима энергосбережения могут инициировать два

внешний сигнала: PWD# (переход из низкого уровня в высокий) или

RESET#. Далее, в зависимости от различных факторов, переход на

выполнение программы может производиться различными путями.

Если выход из режима энергосбережения инициирован

дезактивацией сигнала PWD#, то программист может установить, по

крайней мере, два параметра выхода: длительность задержки и контекст.

Первый параметр зависит от значения бита XTALDELAY регистра

управления режимом энергосбережения (см. п. П1.5). Если этот бит

сброшен, то переход на программу составляет 100 периодов CLKIN.

Такое значение бита XTALDELAY устанавливается обычно, если

используется внешний тактовый генератор. Если бит XTALDELAY

установлен, то переход на программу составляет 4096 периодов CLKIN.

Такое значение XTALDELAY бита устанавливается обычно, если

используется внутренний тактовый генератор.

Контекст зависит от значения бита PUCR регистра управления

режимом энергосбережения (см. п. П1.5). Если этот бит сброшен, то

процессор перейдет на следующую команду (обычно RTI) после команды

IDLE. Если бит PUCR установлен, то при выходе из режима

энергосбережения очищаются стеки PC, STATUS, LOOP и CNTR,

регистры IMASK и ASTAT. В регистр SSTAT записывается 0х55.

Процессор начинает выполнять программу с адреса 0х0000.

Сигнал PWDACK (Power Down Acknowledge – подтверждение

режима энергосбережения) является ответным на сигнал PWD#. Сигнал

PWDACK устанавливается, когда выполняется команда IDLE, и

сбрасывается, когда начинает выполняться первая команда после выхода

процессора из режима энергосбережения. Низкий уровень этого сигнала

гарантирует наличие сигнала CLKOUT.

Если сигнал RESET# активизируется, когда процессор находится в

режиме энергосбережения, то начинается обычный процесс сброса

процессора (см. п. 1.14.1). Если этот сигнал используется только для

выхода из режима энергосбережения, то он должен иметь определенную

длительность. Расчет длительности сигнала RESET# для различных

вариантов работы процессора приводится в [1].

1.15. Контроллер прямого доступа к байтовой памяти (BDMA)

Байтовый КПДП (см. п. 1.2) обеспечивает пересылку данных и

программных кодов между внутренними ПД, ПП и БП, поскольку для

доступа к БП не существует специальных команд, например, как для

доступа к адресным пространствам ввода/вывода или внешних ПД, ПП.

Ниже рассматриваются наиболее важные аспекты использования

байтового КПДП.

1.15.1. Общие сведения

На рис. 1.12 приведена схема подключения БП к процессору ADSP-

2181. Как показывает рис. 1.12 шина адреса БП состоит из шины адреса

процессора (ADDR[13:0]) и старшего байта шины данных (DATA[23:16]),

поэтому имеет размерность 22 бита (ADDR[21:00]). Это дает возможность

адресоваться к 4МБ байтовой памяти. Большой объем БП по сравнению с

внутренними ПП и ПД, а также быстрота доступа через специальный узел

(BDMA) делает БП похожей на жесткий диск персонального компьютера.

Шина данных состоит из среднего байта шины данных процессора

(DATA[15:08]) и имеет размерность 8 битов, что и послужило названием

этого вида памяти. Селектирующий сигнал BMS# процессора служит

сигналом выбора микросхемы для БП. Следует отметить, что стробы

записи и чтения процессора (WR# и RD# соответственно) на рис. 1.12

условно не показаны.

Для расчета продолжительности Т передачи (в циклах процессора)

N слов с помощью байтового КПДП используется следующая формула:

T = N * (BPW * (WPB + 1) + 1) + HO (1.3)

где: BPW – число байт в передаваемом слове; WPB – число состояний

ожидания при передаче байта; НО – число циклов останова работы

байтового КПДП (обслуживание запроса захвата шины (см. п. 1.1),

выполнение автобуферизации (см. п. 1.12.5) и т.п.).

Для примера подсчитаем длительность пересылки 100 слов (N =

100) программного кода (BPW = 3) с пятью состояниями ожидания (WPB

= 5) без циклов останова работы байтового КПДП (НО = 0). По формуле

(1.3) получаем Т = 100 * (3 * (5 + 1) + 1) = 1900 циклов или 1900 * 33 =

62,7 мкс.

ADSP-

2181ADDR[13:00]DA

TA[23:16]DATA[15:08

]BMS#

БПADDR[13:00]ADD

R[21:14]DATA[07:00]

CS#

Рис. 1.12. Схема подключения БП к ADSP-2181

1.15.2. Регистры управления BDMA

Регистры управления BDMA приведены в ПРИЛОЖЕНИИ 1 (см. пп.

П1.9 – П1.12). В регистр счетчика слов BDMA (см. п. П1.9) записывается

число пересылаемых слов BWCOUNT. Этот регистр по разному

инициализируется в зависимости от значений входных сигналов

процессора MMAP и BMODE. Если MMAP = 0 и BMODE = 0 (загрузка

программы при сбросе производится из БП, см. п. 1.14.1), то BWCOUNT

= 0х20 (этот случай представлен в п. П1.9), в противном случае (MMAP =

1 или BMODE = 1), то BWCOUNT = 0.

В регистр управления BDMA Control Register (см. п. П1.10)

записывается код режима работы байтового КПДП, который определяет:

тип пересылаемых кодов (поле BTYPE), направление пересылки (поле

BDIR), значение бита контекста сброса (поле BCR) и номер страницы БП

(поле BMPAGE). Содержимое последнего поля во время пересылки

устанавливается на линиях DATA[23:16] (см. п. 1.15.1).

В регистр внешнего адреса BDMA External Address Register (см. п.

П1.11) записывается начальный адрес БП BEAD, с которого начнется

пересылка кодов. Содержимое этого регистра во время пересылки

устанавливается на линиях ADDR[13:00] (см. п. 1.15.1).

В регистр внутреннего адреса BDMA Internal Address Register (см. п.

П1.12) записывается начальный адрес внутренней ПП или ПД BIAD, с

которого начнется пересылка кодов.

1.15.3. Функционирование BDMA

Перед запуском BDMA необходимо определить значения BEAD,

BIAD (см. п. 1.15.2), а также код режима работы BDMA (содержимое

регистра BDMA Control Register, см. п. 1.15.2). Запуск производится

записью не нулевого значения в регистр BWCOUNT (см. п. 1.15.2).

Далее начинаются пересылки в соответствии с кодом режима работы

байтового КПДП. После каждой пересылки значения BEAD и BIAD

инкрементируются, а BWCOUNT – декрементируются. Этот процесс

продолжается пока BWCOUNT не станет нулевым. Этот момент времени

отмечается формированием запроса на прерывание от BDMA (см. п.

1.9.1).

Если прерывание от BDMA не используется, то окончание BDMA

пересылок может быть определено по нулевому содержимому BWCO-

UNT. Если необходимо срочно (аварийно) прервать работу BDMA, то в

BWCOUNT необходимо записать единицу.

С помощью кода режима можно организовать пересылку

программных кодов и кодов данных в различных форматах. Это

поясняется содержимым табл. 1.18.

Таблица 1.18

Форматы BDMA

BTYPE Адрес

ПП или ПД

Содержимое

ПП или ПД

Адрес БП Содержимое

БП

00 РМ(0х0000) 0xABCDEF BM(0x0000) 0xAB

BM(0x0001) 0xCD

BM(0x0002) 0xEF

00 PM(0x0001) 0x123456 BM(0x0003) 0x12

BM(0x0004) 0x34

BM(0x0005) 0x56

01 DM(0x0000) 0x9876 BM(0x0006) 0x98

BM(0x0007) 0x76

01 DM(0x0001) 0x3456 BM(0x0008) 0x34

BM(0x0009) 0x56

10 DM(0x0002) 0x9800 BM(0x000A) 0x98

10 DM(0x0003) 0x7600 BM(0x000B) 0x76

11 DM(0x0004) 0x0034 BM(0x000C) 0x34

11 DM(0x0005) 0x0056 BM(0x000D) 0x56

1.15.4. Загрузка программ с помощью BDMA

Загрузка программ с помощью BDMA осуществляется, если при

старте процессора выдержаны следующие условия: MMAP = 0 и BMODE

= 0. При этом автоматически регистры BDMA инициализируются

следующим образом:

 BWCOUNT = 32 (из БП во внутреннюю ПП будут записываться не

более 32-х команд);

 BDIR = 0 (пересылка из БП во внутреннюю ПП), BMPAGE = 0

(программа расположена на нулевой странице БП), BEAD = 0 (начиная

с нулевого адреса), BIAD = 0 (ПП также записывается с нулевого

адреса), BTYPE = 0 (пересылаются трехбайтовые коды операций);

 BCR = 1 (на время пересылок работа процессора запрещена);

 BMWAIT = 7 (предполагается медленная память).

Пересылаемая программа является загрузчиком исполняемой

программы. Если исполняемая программа создавалась с помощью

утилиты PROM Splitter, входящей в состав утилит ADSP-2100 Family, то

загрузчик подключается автоматически.

После пересылки загрузчика управление передается на нулевой

адрес внутренней ПП (на начало загрузчика). Далее загрузчик выполняет

всю работу по пересылке исполняемой программы во внутреннюю ПП.

1.16. Порт IDMA

Порт IDMA является КПДП к внутренней ПП или ПД со стороны

хост-компьютера. При этом имеется возможность устанавливать адреса

чтения/записи не только со стороны процессора (из программы), но и со

стороны хост-компьютера (извне).

1.16.1. Сигналы IDMA

Сигналы IDMA перечислены в п. 1.1. Их совокупность представляет

собой простой и удобный интерфейс для доступа к внутренним ПП и ПД

со стороны хост-компьютера, напоминающий ISA шину. Действительно,

в его состав входит совмещенная двунаправленная шина адрес/данные

IAD[15:00]. Как и в ISA шине появление адреса на шине IAD[15:00]

отмечается специальным сигналом IAL (аналог ALE). Стробы

записи/чтения IWR#/IRD# являются аналогами сигналов

MEMW#/MEMR# соответственно.

Сигнал IS# является селектирующим. Операции с IDMA (запись

адреса, запись/чтение данных) возможны только при низком уровне

сигнала на входе IS#. Сигнал IACK# является сигналом готовности к

проведению операции. Низкий уровень этого сигнала свидетельствует о

возможности проведения операции, при высоком уровне – операция

отвергается. Во время старта процессора этот сигнал сбрасывается, что

дает возможность взаимодействовать с IDMA. В таком состоянии он

находится до первой операции с IDMA. После начала этой операции он

устанавливается на время проведения операции, после чего снова

сбрасывается.

Для управления IDMA существует регистр IDMA Control Register

(см. п. П1.13), в который записывается тип внутренней памяти IDMAD и

начальный адрес выбранной памяти IDMAA. Запись в этот регистр может

осуществляться как из программы (регистр имеет адрес 0x3FE0), так и по

сигналу IAL. При записи по сигналу IAL в IDMA Control Register

записывается код, который в этот момент времени присутствует на шине

IAD[15:00].

1.16.2. Функционирование IDMA

Блочная схема алгоритма доступа к внутренней памяти процессора

со стороны хост-компьютера приведен на рис. 1.13.

НАЧАЛО IDMA ПЕРЕСЫЛОК

нет

1. IACK# = 0?

да

2. Хост-компьютер активизирует управляющие сигналы IS# и IAL для записи

начального адреса внутренней памяти IDMAA и ее типа IDMAD в регистр

управления IDMA (это также можно сделать из программы процессора).

3. Хост-компьютер активизирует управляющие сигналы IS# и IRD#/IWR#

для чтения/записи внутренней ПП или ПД.

нет нет

4. Пересылки завершены? 5. IACK# = 1?

да да

КОНЕЦ IDMA ПЕРЕСЫЛОК

Рис. 1.13. Блочная схема алгоритма IDMA пересылок