Хмелевский И.В., Битюцкий В.П. Организация ЭВМ и систем. Однопроцессорные ЭВМ. Часть 4
Подождите немного. Документ загружается.
60
====================================================================
Слово
р
ежима
SYN1
SYN2
Слово п
р
иказа
Слово п
р
иказа
Д
анные
Д
анные
C/ D = 1
C/ D = 1
C/ D = 1
C/ D = 1
C/ D = 0
C/ D = 1
C/ D = 0
Только в
синх
р
.
р
еж.
Рис. 8.9. Блок данных адаптера
====================================================================
Рис. 8.10. Структурная схема БИС КР580ВВ55
D
7-0
8
Буфер
ШД
Порт
А
8
Порт
C
Порт
C
Порт
B
4
8
4
PA
7-0
PC
7-4
PC
3-0
PB
7-0
Управление
вводом-
выводом
RD
WR
A
0
A
1
RESET
CS
Внутренняя
шина
К линии связи
====================================================================
61
====================================================================
ША – шина адреса; ШД – шина данных;
ШУ – шина управления
Рис. 8.11. Программная модель БИС КР580ВВ55
7 0 7 4
Группа А
7 03 0
Группа В
7
8 8
PA
7-0
PC
7-0
PB
7-0
07 0
8
Рег. состояния Рег.
у
п
р
авления
7 0 7 0
8
ШД
3
ШУ
3
ША
====================================================================
Рис. 8.12. Формат управляющего слова определения режима
1
Х Х Х Х Х Х Х
Режим 0
00
Режим 1
10
Режим 2 01
Ввод 0
Вывод 0
Ввод 1
Вывод 0
Режим 00
Режим 11
Ввод0
Вывод1
Ввод1
Вывод0
Управляющее слово
7 0
PC
3-0
PA
7-0
PC
7-4
PB
7-0
Гр. А Гр. B
====================================================================
62
====================================================================
х0
х
х
х
+х
х
7
0
Состояние
безразлич.
Дв. номер
модифицир.
бита
1 – устан. в 1
0 – устан. в 0
Рис. 8.13. Формат управляющего слова
====================================================================
А
даптер ВВ
С
С
А
С
С
С
С
В
С
С
6
2
7-0
5
1
4
0
7-0
3
7
Посимв.
принтер
Канал
записи
Канал
считы-
вания
Программатор
RE
A
DY
STB
8
STB
READY
STB
READY
8
не использ
у
ются
+
v
+
+
+
v
v
v
+ -
г
ру
ппа А
v -
г
ру
ппа В
Рис. 8.14. Параллельный интерфейс микро-ЭВМ с принтером и
программатором
====================================================================
Рис. 8.15. Формат слова определения режима 1 для порта А (ввод данных)
1 0 1 1 1/0 X X X
D
7
D
6
D
5
D
4
D
3
D
2
D
1
D
0
Режим А
Управ В. С
3-0
Ввод С
7,6
====================================================================
63
====================================================================
Канал А
Рг С
4
С
4
С
5
С
3
&
RD
IRQ
A
IBF
A
STB
A
C
A
7-0
7,6
2
Рис. 8.16. Функциональная схема канала A в режиме 1 (ввод данных)
(
INTE
A
)
====================================================================
Рис. 8.17. Формат слова определения режима 1 для порта В (вывод данных)
1 X X X X 1 0 X
D
7
D
6
D
5
D
4
D
3
D
2
D
1
D
0
Уп
р
авл. г
р
. А
Реж. В
Вывод
С
3-0
====================================================================
Канал B
Рг С
2
С
2
С
1
С
0
&
WR
IRQ
B
OBF
B
A
CK
B
B
7-0
Рис. 8.18. Функциональная схема канала B в режиме 1 (вывод данных)
(INTE
B
)
====================================================================
Рис. 8.19. Формат слова определения режима 2
1
1
0
X X 1
/
0 1/0 1/0
D
7
D
6
D
5
D
4
D
3
D
2
D
1
D
0
Режим А
Режим гр. В
====================================================================
64
====================================================================
Рг С
4
С
3
&
С
7
С
6
С
4
С
5
Рг С
6
&
A
WR RD
IRQ
A
OBF
A
IBF
A
C
7-02-0
3
Рис 8.20. Функциональная схема канала A в режиме 2
A
CK
A
(INTE WR
A
)
(INTE RD
A
)
STB
A
1
====================================================================
9. Некоторые вопросы развития архитектуры ЭВМ
====================================================================
Тег Данные
Рис. 9.1. Теговая организация памяти
====================================================================
TD
C
P C I S R
T
D L / X A
3
1 1 1 1 1
2 20 бит
1
20 бит
Рис. 9.2. Дескриптор данных ЭВМ B6700 Burroughs: ТDс - тег дескриптора
====================================================================
65
====================================================================
0
В 16-разрядном режиме биты 63-48 содержат нули
Базовый адрес 15-0
Байт прав доступа
7
8
151623 24 31
Базовый адрес 31-24
474855 56
63
40
39 32
P
1
A
Базов. адрес 23-16
G
D
0
0
Предел 19-16
DPL
Type
Бит гранулярности.
Задает размер эле-
мента сегмента: байт
при G=0 и страница
в 4 Кбайт при G=1
Режим работы по
умолчанию: 16-раз-
рядный при D=0 и
32-разрядный при D=1
Бит присутствия.
P=1, если сегмент
находится в ОП
Уровень
привилегий
сегмента
Идентифицирует сег-
мент данных (0) или
сегмент программ (1)
Бит обращения к
сегменту. При об-
ращении устанав-
ливается в 1
Сегмент данных
Сегмент программ
Бит 42 Бит 41
ED – бит направле-
ния расширения
сегмента
С – бит подчинения
сегмента
W – бит разре-
шения записи в
сегмент
R – бит разреше-
ния чтения сег-
мента
-
использованы
впервые в микро-
процессоре I80386
Рис. 9.3. Формат дескрипторов сегментов программ и данных процессора I80386
Предел 15-0
====================================================================
66
====================================================================
ТD
С
– тег дескриптора; ТD
Н
– тег данных
Рис. 9.4. Описание двумерного массива данных
древовидной структурой дескрипторов
TD
C
4
Y
K
LA
TD
C
3
Y
K
LA
3
3
3
TD
Н
Данные
TD
Н
Данные
TD
Н
Данные
TD
Н
Д
анные
Дескриптор
Массив
дескрип-
торов
====================================================================
Регистры временного хранения (В)
Регистры локальных переменных (В)
Рг. Параметров (В); Рг. врем. хранения (А)
Регистры локальных переменных (А)
Регистры параметров (А)
Регистры глобальных переменных
(
3
)
(
2
)
(
1
)
РОН
Окно про-
цедуры B
Окно про-
цедуры A
Рис. 9.5. RISC-архитектура ЭВМ. Перекрывающиеся регистровые окна
Вызов-
возврат
====================================================================
67
====================================================================
Рис. 9.6. Схема подключения буферной памяти
Управляющая
память
Сверхоперативная
или
местная память
Буфер
операндов
Буфер
команд
ОП
К аппаратуре процессора
Процессор
Диски Ленты
Ядро
ЭВМ
====================================================================
Рис. 9.7. Организация кэш-памяти
Контроллер кэш
I82385
Кэш-память
на базе
статического ЗУ
Основная память
на базе
динамического ЗУ
Процессор
I80386
====================================================================
68
====================================================================
Рис. 9.8. Организация полностью ассоциативного кэш
П
р
изна
к
Номер байта
0 ….. 0
В случае ОП
16 Мбайт
24 бита 16 Мбайт
динамической ОП
31 24
32-разрядный адрес обращения
FFFFFC
000000
FFFFF4
16339C
FFFFF8
А
Д
В
Г
Б
2816 бит
стат. ОП
4096 бит
стат. ОП
кэш
А
Б
В
Г
Д
FFFFFC
FFFFF8
FFFFF4
- - - - - -
- - - - - -
1633A0
16339C
163398
- - - - - -
- - - - - -
00000C
000008
000004
000000
16 Мбайт
основной памяти
(динамической ОП)
22 бита
Признак
4 байта
Данные
4 байта
Данные
Признак
(адрес)
Буквами русского
алфавита А, Б, В
и т.д. обозначены
4-байтовые блоки,
хранящиеся в ОП и
кэш
23 2 1 0
128 ячеек
====================================================================
69
====================================================================
Рис. 9.9. Организация кэш с прямым отображением
0 ….. 0
31 24
П
р
изнак Индекс
16 15
2
23
В случае ОП
16 Мбайт
1
0
8 бит
Номер байта
16 бит 64 К кэш
24 бита 16 Мбайт динамич. ОП
01
FF
00
01
00
1 байт
Признак
14 бит
Индекс
FFFC
FFF8
- - - -
- - - -
000C
0008
0004
0000
16 К
стат. ОП
Б
А
Г
В
Д
4 байта
Данные
64 К
стат. ОП
кэш
Признак+Индекс=адрес
динамическ. ОП емкостью
16 Мбайт
00…FF 256 страниц
А
4 байта
Данные
Б
В
- - - - - -
- - - - - -
- - - - - -
- - - - - -
Г
Д
FFFC
FFF8
- - - -
- - - -
000C
0008
0004
0000
FFFC
FFF8
- - - -
- - - -
000C
0008
0004
0000
FF
01
FFFC
FFF8
- - - -
- - - -
000C
0008
0004
0000
00
16 Мбайт
динамич. ОП
Буквами русского
алфавита А, Б, В
и т.д. обозначены
4-байтовые блоки,
хранящиеся в ОП
и кэш
Индекс Признак
====================================================================