Хмелевский И.В., Битюцкий В.П. Организация ЭВМ и систем. Однопроцессорные ЭВМ. Часть 4

10

====================================================================

127 96111 126

e[126:112] s

f[111:96]

112

f[95:64]

95 64

f[63:32]

63 32

f[31:0]

31 0

Рис. 2.14. Расширенный формат (SPARC архитектура)

. . . . . .

. . .

====================================================================

f[31:0]

31 0

32

f[62:32] j

62 63

64

e[78:64] s

78 79 8095

Рис. 2.15. Расширенный формат (х86 архитектура)

. . .

====================================================================

11

3. Принципы построения элементарного процессора

====================================================================

P

m

Z

ОУ

Вх. данные

X

P

1

Вых. данные

УУ

S

1

КОП

Признак

результата

Код операции

(+, -, /, * и т.д.)

Рис. 3.1. Обобщенная структура процессора

S

n

УУ – управляющее устройство;

КОП – код операции;

ОУ – операционное устройство

====================================================================

АЛУ

Входы

Выход

Рис. 3.2. Графическое обозначение простейшего АЛУ

АЛУ – арифметико - логическое устройство

====================================================================

12

====================================================================

А

рифметика

ЧФЗ

Десятичная

арифметика

Логические

операции

А

рифметика

ЧПЗ

Специальная

арифметика

Индексная

арифметка

X

S

Z

P

X – входные данные; S – управляющие сигналы; Z – результат

операции; P – извещение о завершении работы

Рис. 3.3. Блочные АЛУ

====================================================================

Сумматор

Рг временного

хранения

А

ккумулятор

Сдвигатель

Рг признаков

Внутренняя шина данных

Рис. 3.4. Структурная схема простейшего АЛУ аккумуляторного типа

====================================================================

13

====================================================================

КОП

УУ

P

S

Рис. 3.5. Общий вид УУ

УУ – управляющее устройство; S – сигнал управления (СУ);

АЛУ – арифметико-логическое устройство; КОП – код операции;

P – оповещающие сигналы (признаки) от АЛУ

====================================================================

Логические

схемы

Многофаз-

ный счетчик

тактов

КОП

Признаки

от ОУ

Синхроимпульсы

от ГТИ

СУ к ОУ

СУ – сигналы управления; ОУ – операционное устройство;

ГТИ – генератор тактовых импульсов; КОП – код операции

Рис. 3.6. Структура УУ с жесткой логикой

====================================================================

14

====================================================================

Слой

входных

инверторов

Слой

элементов

"И"

Слой

элементов

"ИЛИ"

Слой

выходных

инверторов

&

1

Рис. 3.7. Функциональная схема простейшей ПЛМ

1

2

r

k

1

k

1

k

1

n

1

n

1

n

1

2

k

1

2

n

1

1'

2

2'

n

n'

====================================================================

15

====================================================================

РгМК

КПМК

Рг АМК

ПМК

КОП

АСМК КМО КПР

S

1

S

n

СУ к ОУ

P

МК – микрокоманда; РгМК – регистр МК;

МО – микрооперация; АСМК – адрес следующей МК;

КОП – код операции; ПМК – память МК;

РгАМК – регистр адреса МК; СУ – сигналы управления;

ОУ – операционное устройство; КПР – код признаков;

КПМК – контроллер последовательности КМО – код МО;

микрокоманд или схема P – оповещающие сигналы

формирования адреса; (признаки) от АЛУ

Рис. 3.8. Микропрограммное УУ

====================================================================

16

====================================================================

MK

i

MK

i+1

MK

i+2

t

B P

а

MK

i

MK

i+1

MK

i+3

t

B P

в

1

2

3

MK

i

MK

i+1

MK

i+2

t

B P

б

В – выборка; Р – реализация; 1 и 3 – операционные МК; 2 – МК условного перехода

Рис. 3.9. Выборка и реализация микрокоманды:

а

–

после

д

овательная

;

б

–

па

р

аллельная

;

в

–

после

д

овательно-па

р

аллельная

====================================================================

КМО

А

СМК

a КМО

КПР

А

СМК

a

б

Рис. 3.10. Форматы микрокоманды:

а - операционная МК при принудительной адресации;

б - операционная МК при естественной адресации;

в -

у

п

р

авляю

щ

ая МК п

р

и обоих типах а

др

еса

ц

ии

a

в

====================================================================

17

====================================================================

а

в

КМО

1

КМО

L

ДШМО

L

ДШМО

1

МО

1

МО

i

МО

n

МО

k

г

КМО

1

КМО

2

ДШМО

2

ДШМО

1

КМО

1

m

б

ДШМО

МО

1

МО

n

1

2 3

8

Логические

схемы

1

4

МО

1

МО

n

КМО

1

n

МО

1

МО

n

МО – микрооперация;

КМО – код микрооперации;

ДШМО – дешифратор микрооперации

Рис. 3.11. Кодирование МК: а – горизонтальное;

б – вертикальное; в – смешанное; г – косвенное

====================================================================

МО

n

КМО

а

МО

1

КМО

б

МО

1

МО

n

& & &

&

Тактовые

импульсы

Фазирующие

импульсы

МО – микрооперация;

КМО – код МО

Рис. 3.12. Синхронизация МК: а – однофазная; б – многофазная

====================================================================

18

4. Принципы построения устройств внутренней памяти

====================================================================

Ядро

ЭВМ

ОП (ОЗУ)

ЗУ на

магнитной

ленте

ЗУ на магнитных

носителях (диск,

барабан)

Внутренняя

память

Внешняя

память

Кэш

Процессор

Управляющая

память

СОП

В процессор

Системное ПЗУ

Рис. 4.1. Иерархическая структура памяти

ЗУ- запоминающее устройство;

СОП – сверх оперативная память;

ОП (ОЗУ) – оперативная (основная) память;

оперативно запоминающее устройство;

ПЗУ – постоянно запоминающее устройство

====================================================================

19

====================================================================

ВдШИ

вы

х

ПрШИ

в

х

Чтение

Запись

Выборка

ПрРгА

ЗМ

N-1

БУП

РгИ

БУЗ

“Обращение”

“Операция”

БУС

n-1

БАВ

k-1

0

ШИ

в

х

ШИ

вы

х

ША

N – число ячеек памяти

(n-разрядных);

РгА – регистр адреса;

РгИ – информационный регистр;

БАВ – блок адресной выборки

(адресный дешифратор);

БУС – блок усилителей считывания;

БУЗ – блок усилителей записи;

БУП – блок управления памятью;

ПрШИ

вх

– прием с входной

информационной шины;

ВдШИ

вых

– выдача на выходную

информационную шину;

ША – шина адреса

Рис. 4.2. Обобщенная структура адресного ЗУ

0

n-10

n-1

0

====================================================================

Хмелевский И.В., Битюцкий В.П. Организация ЭВМ и систем. Однопроцессорные ЭВМ. Часть 4

Подождите немного. Документ загружается.