Антошина И.В., Котов Ю.Т. Микропроцессоры и микропроцессорные системы (аналитический обзор)

Подождите немного. Документ загружается.

стик этих процессоров, к их цене.

Снижение трудоёмкости и длительности разработки аппа-

ратно – программных реализаций алгоритмов работы Pentium Pro,

позволило достигнуть роста характеристик сочетанием преиму-

ществ RISC&CISC архитектур.

Сказанное иллюстрирует и организация современных

RISC-процессоров. Их отличает, в данном случае, развитие систем

команд с целью сохранения иерархической совместимости и сни-

жения трудоёмкости разработки программ.

Это сближает техноло-

гии обработки команд процессорами упомянутых архитектур. На-

пример, SuperSparc взяли от последних моделей 80×86 предсказа-

ние переходов и предварительную интерпретацию кода.

Таким образом, развиваясь, каждая из рассмотренных архи-

тектур, «отказавшись» от своих черт - CISC от скалярности вы-

числений, RISC от «простоты» системы команд, приобрела луч-

шие характеристики её представителей. Это подтверждает и

про-

цессор Merced, разработанный Intel и Hewlett Packard.

Имеющиеся сведения позволяют предположить, что его ар-

хитектура продолжит тенденции Pentium Pro по оптимизации об-

работки внутренних VLIW – подобных команд реализацией эф-

фективных архитектурных решений при одновременной оптими-

зации преобразования «внешних» инструкций. Особо отмечаются

намерения создания двух вариантов этого чипа, различающихся

лишь множеством этих инструкций. Первый совместим с CISC-

семейством 80×86, второй -

с RISC-процессорами Alpha.

Merced в известной степени прекратил соперничество CISC

и RISC, в ходе которого представители данных архитектур улуч-

шили свои характеристики. Это позволило предположить, что

дальнейшее развитие массовых процессоров пройдёт по пути раз-

вития топологических и микропрограммных решений вычисли-

тельного ядра RISC - организации при одновременном повышении

возможностей CISC - подобной системы команд.

5.2. МП с

традиционной архитектурой

5.2.1.

Intel Pentium 4

Одной из особенностей архитектуры процессора Pentium 4

является гарвардская внутренняя структура, реализуемая путем

разделения потоков команд и данных, поступающих от системной

шины через блок внешнего интерфейса и размещённую на кри-

сталле процессора общую кэш-память 2-го уровня L2 (рис. 7).

Блок внешнего интерфейса реализует обмен пpоцессоpа с

системной шиной, к которой подключается

память, контроллеры

ввода / вывода и другие активные устройства системы. Обмен по

системной шине осуществляется с помощью 64-разрядной двуна-

правленной шины данных, 41-разрядной шины адреса (33 адрес-

ных линии и 8 линий выбора байтов), обеспечивающей адресацию

до 64 Гб внешней памяти.

Архитектура МП является суперскалярной, что обеспечива-

ет одновременное выполнение нескольких команд в параллельно

работающих

исполнительных устройствах. Суперскалярность ар-

хитектуры реализуется путем организации исполнительного ядра

процессора в виде ряда параллельно работающих блоков. Арифме-

тико-логические блоки ALU производят обработку целочисленных

операндов, которые поступают из заданных регистров блока реги-

стров замещения (БРЗ). В эти же регистры заносится и результат

операции. При этом проверяются также условия ветвления для

ко-

манд условных переходов и выдаются сигналы перезагрузки кон-

вейера команд в случае неправильно предсказанного ветвления.

Исполнительное ядро работает с повышенной скоростью выпол-

нения операций.

Адреса операндов, выбираемых из памяти, вычисляются

блоком формирования адреса (БФА), который реализует интер-

фейс с кэш-памятью данных L1 ёмкостью 8 Кбайт. В соответствии

с заданными в декодированных

командах способами адресации

формируются 48 адресов для загрузки операндов из памяти в ре-

гистр БРЗ и 24 адреса для записи из регистра в память. При этом

БФА формирует адреса операндов для команд, которые ещё не по-

ступили на выполнение.

При обращении к памяти БФА одновременно выдаёт адреса

двух операндов: один для загрузки

операнда в заданный регистр

БРЗ, второй - для пересылки результата из БРЗ в память. Таким

образом реализуется процедура предварительного чтения дан-

ных для последующей их обработки в исполнительных блоках, ко-

торая называется спекулятивной выборкой.

Рис. 7

Аналогичным образом организуется параллельная работа

блоков SSE, FPU, MMX, которые используют отдельный набор ре-

гистров и блок формирования адресов операндов.

Хотя конвейер Pentium 4 является намного более длин-

ным, он выполняет те же функции что и конвейеры других про-

цессоров.

Из-за сложности архитектуры на рис. 7 не изображена каж-

дая из ступеней конвейера. Тем не менее, связанные ступени

сгруппированы воедино, чтобы можно было представить всю схе-

му процессора и схему потока команд.

Особое

внимание стоит уделить тому, что кэш-память L1

разделена и кэш инструкций находится фактически на препроцес-

соре. Он называется отслеживающим кэшем (Trace Cache) и явля-

ется одной из важных инноваций в Pentium 4. Эта кэш-память ока-

зывает сильное влияние и на конвейер, и на основной поток инст-

рукций.

Если рассмотреть процессоры Pentium III или Athlon, то

можно

отметить, что инструкции поступают в их декодер из кэш-

памяти инструкций, в декодере они разбиваются на меньшие час-

ти, более единообразные, с которыми проще работать, - микроко-

манды. Фактически, эти инструкции применяются при внеочеред-

ном выполнении команд, исполнительный модуль выполняет их

планирование, исполнение и сброс. Такое разбиение случается

всякий раз, когда процессор

выполняет инструкцию, поэтому на

эту операцию в начале конвейера отводится несколько ступеней

(на рис. 8 и 9 эти ступени объединены, на самом же деле выборка

инструкций занимает несколько ступеней, транслирование - не-

сколько ступеней, декодирование - несколько, и т.д.).

Если взять фрагмент кода, повторно выполняющийся всего

несколько раз по ходу программы, то для

него такая потеря не-

скольких тактов мало что означает. Но для фрагмента кода, где

инструкции исполняются тысячи и тысячи раз (например, в цикле

в мультимедийном приложении, выполняющем несколько опера-

ций над большим файлом), количество повторных трансляций и

декодирований может отнимать ощутимые ресурсы. Для того,

чтобы избежать таких циклов, процессор Pentium 4 не

осуществля-

ет повторного разбиения 80x86-инструкций на микрокоманды при

их выполнении.

Рис. 8

Кэш инструкций в Pentium 4 принимает транслированные и

декодированные микрокоманды, готовые к передаче на внеоче-

редное выполнение, и формирует из них мини-программы, назо-

вем их трейс-последовательностями (traces). Именно эти мини-

программы (а не 80x86-код, созданный компилятором) и выполня-

ет Pentium 4 в том случае, если происходит попадание в кэш-

память L1 (процент попадания

- 90%). До тех пор, пока требуемый

код находится в кэш-памяти L1. Схема выполнения представлена

на рис. 9.

По мере выполнения препроцессором накопленных трейс-

последовательностей, отслеживающий кэш посылает до трех мик-

рокоманд за такт напрямую на внеочередной модуль выполнения,

ведь процессору уже не нужно проводить команды через логику

трансляции или декодирования. И только

в случае промаха кэш-

памяти L1 препроцессор нарушит этот порядок и начнёт выби-

рать и декодировать инструкции из кэш-памяти L2.

Рис. 9

В этом случае к началу основного конвейера добавляется

ещё восемь ступеней. Как видно, кэш с отслеживанием может из-

бавить от довольно большого количества тактов при выполнении

программы.

Отслеживающий кэш может работать в двух режимах. Ис-

полнительный режим (execute mode) был только что рассмотрен.

Здесь отслеживающий кэш снабжает логику выполнения инструк-

циями. В этом режиме он обычно и работает. Когда наступает

промах кэш-памяти L1, он переходит в так называемый режим по-

строения отслеживаемых сегментов (trace segment build mode) В

этом режиме препроцессор выбирает 80x86-инструкции из кэш-

памяти L2, транслирует их в микрокоманды, создает отслеживае-

мый сегмент, который затем перемещается в отслеживающий

кэш и далее выполняется.

Из рис. 9 видно, что когда работает отслеживающий кэш,

устройство предсказания ветвлений не участвует в работе, равно

как не работают и ступени выборки/декодирования инструкций.

На самом деле отслеживаемый сегмент - это нечто большее, чем

просто фрагмент транслированного и декодированного кода

80x86,

выданного компилятором и полученного препроцессором

из кэш-памяти L2. В действительности, при создании мини-

программы отслеживающий кэш все же использует предсказание

ветвлений. Он может добавить в мини-программу (где содержится

предназначенный для выполнения код) код, который только пред-

полагается к выполнению при предсказании ветвления. Поэтому

если имеется фрагмент x86-кода с ветвлением, отслеживающий

кэш построит трейс-последовательность из инструкций до ветвле-

ния, включая саму инструкцию ветвления. Затем он продолжит

спекулятивно строить мини-программу вдоль предсказанной ветви

(рис. 10).

Такое спекулятивное выполнение даёт отслеживающему

кэшу два больших преимущества по сравнению с обычным кэшем

инструкций. Во-первых, в стандартном процессоре для работы

устройства предсказания ветвлений требуется

некоторое время.

При обработке условной инструкции ветвления устройство ветв-

ления (BPU) должно определить, какую из ветвей нужно спекуля-

тивно выполнять, найти адрес кода после ветвления и т.д. Весь

этот процесс добавляет, по крайней мере, еще один такт задержки

для каждой условной инструкции ветвления. Такая задержка часто

не может быть заполнена

выполнением другого кода, что приво-

дит к появлению нежелательного пузырька (пустая ячейка в кон-

вейере - pipeline bubble). В случае же использования отслеживаю-

щего кэша, код после ветвления уже готов к выполнению сразу же

после инструкции ветвления, поэтому показанных задержек не

возникает.

Второе преимущество также связано с возможностью хра-

нения спекулятивных ветвей. Когда стандартный

кэш инструкций

L1 считывает строку кэш-памяти, он прекращает считывание при

попадании на инструкцию ветвления, поэтому оставшаяся часть

строки остается пустой. Если инструкция ветвления находится

вначале строки кэш-памяти L1, то в считанной строчке будет на-

ходиться только одна эта инструкция. При использовании отсле-

живающего кэша считанные строчки могут содержать как инст-

рукции ветвления, так и спекулятивный код после них. Таким об-

разом, в 6-командных строчках не возникает потерянного места

Рис.10.

Кстати, большинство компиляторов сталкиваются именно с

описанными двумя проблемами: с задержками в инструкциях

ветвления и с неполными строками из кэш-памяти. Как видно, от-

слеживающий кэш по-своему позволяет решать эти проблемы. Ес-

ли программы оптимизированы с учетом этих возможностей, то

они будут быстрее выполняться.

Ещё один интересный эффект,

производимый отслеживаю-

щим кэшем на препроцессор Pentium 4 заключается в том, что

пропускная способность ступеней транслирования и декодирова-

ния 80x86-команд не зависит от пропускной способности ступени

диспетчеризации. Если вспомнить процессор AMD K7, то он рас-

ходует множество транзисторов на усиленный блок декодирова-

ния 80x86-макрокоманд, что позволяет за цикл декодировать дос-

таточно много громоздких 80x86-инструкций в микрокоманды для

загрузки исполнительного модуля. В случае же с Pentium 4 нали-

чие отслеживающего кэша означает, что большая часть кода заби-

рается из него уже в виде готовых микрокоманд, так что здесь от

падает надобность в трансляторах и декодерах с высокой пропуск-

ной способностью.

Процессор начинает декодирование только лишь в случае

промаха кэш-памяти L1. Поэтому он разработан таким образом,

чтобы декодировать только одну 80x86-инструкцию за такт. Это

составляет всего треть от максимальной теоретической пропуск-

ной способности декодера Athlon, но отслеживающий кэш в

Pentium 4 позволяет ему

достичь или даже обойти производитель-

ность Athlon (2,5 диспетчеризации за такт).

Стоит обратить внимание и на то, как отслеживающий кэш

обращается с очень длинными 80x86-инструкциями из нескольких

циклов. Большинство 80x86-инструкций декодируются примерно в

две или три микрокоманды. Но встречаются и такие инструкции,

которые декодируются в сотни микрокоманд, например, инструк-

ции по строковой

обработке. Как и в Athlon, в Pentium 4 существу-

ет специальное ПЗУ микрокода, которое обрабатывает эти гро-

моздкие инструкции, что позволяет разгрузить аппаратный деко-

дер для работы только с небольшими, быстрыми инструкциями.

Каждый раз, когда встречается громоздкая инструкция,

ПЗУ находит готовую последовательность микрокоманд и выдаёт

их дальше в по очереди. Чтобы не засорять отслеживающий

кэш

этими длинными последовательностями микрокоманд, разработ-

чики поступили следующим образом: как только при создании от-

слеживаемого сегмента отслеживающий кэш встречает такую

большую 80x86-инструкцию, вместо того, чтобы разбивать её на

последовательность микрокоманд, он вставляет в отслеживаемый

сегмент метку (tag), которая указывает на место в ПЗУ, содержа-

щее последовательность микрокоманд данной инструкции. Позд-

нее, в режиме выполнения, когда отслеживающий кэш будет пере-

давать поток инструкций на ступень выполнения, при попадании

на такую метку он временно приостановит работу и на время пе-

редаст управление потоком инструкций ПЗУ микрокода. Здесь

уже ПЗУ будет выдавать в поток инструкций требуемую последо-

вательность микрокоманд (как определено меткой). После этого,

оно возвратит управление обратно, и отслеживающий кэш про-

должит передавать инструкции. Исполнительному модулю безраз-

лично, откуда поступает поток инструкций (из отслеживающего

кэша или из ПЗУ). Для него все

это выглядит как непрерывный по-

ток команд.

Единственным недостатком отслеживающего кэша является

его размер: он слишком мал. Точные размеры его неизвестны. Он

может содержать до 12 тысяч микрокоманд. Intel уверяет, что это

примерно эквивалентно обычному кэшу команд на 16-18 тысяч

инструкций. Но так как отслеживающий кэш работает совсем ина-

че, нежели стандартный кэш

инструкций L1, то для того, чтобы

оценить, как его размер влияет на производительность всей систе-

мы, нельзя обойтись простым сравнением его размера с кэш-

памятью другого процессора.

Общая архитектура процессора определяет комплекс

средств, предоставляемых пользователю для решения различных

задач. Эта архитектура задаёт базовую систему команд процессора

и реализуемых способов адресации, набор программно

-доступных

регистров (регистровая модель), возможные режимы работы про-

цессора и обращения к памяти и внешним устройствам (организа-

ция памяти и реализация обмена по системной шине), средства об-

работки прерываний и исключений.

В процессоре Pentium 4 реализуется архитектура IA-32

(Intel Architеcture-32), общая для всех 32-разрядных микропроцес-

соров Intel, начиная с 80386. Модели Pentium II Xeon и Pentium III

Xeon ориентированы на работу

в высокопроизводительных муль-

типроцессорных системах (серверах, рабочих станциях). Для этих

же приложений в 2001 году выпущена модификация процессора

Pentium 4 с поддержкой мультипроцессорного режима работы (на

ядре Foster).

В процессе развития IA-32 производилось расширение воз-

можностей обработки данных, представленных в различных фор-

матах (рис. 11). Процессоры 80386 выполняли обработку только

целочисленных операндов. Для обработки чисел с плавающей

точ-