Антошина И.В., Котов Ю.Т. Микропроцессоры и микропроцессорные системы (аналитический обзор)

Подождите немного. Документ загружается.

большей степени связанной с логическими изменениями глуби-

ны стека, нежели с его абсолютной глубиной.

Исследования показали, что при восьми регистровых бан-

ках переполнения/недополнения возникают менее чем в 1% обра-

щений к процедурам. Для того, чтобы к переменным в регистрах

можно было обращаться с помощью указателей, все регистры ото-

бражаются в адресное

пространство регулярной памяти.

5.1.3. Станфордская архитектура

Скорость обработки инструкций в МП с конвейерной ар-

хитектурой существенно снижается из-за возникновения кон-

фликтных ситуаций следующего типа:

- программа осуществляет переход, для которого требуют-

ся очистка конвейера и загрузка его новыми инструкциями (зави-

симость по адресу);

- инструкции запрашивают информацию, которая еще не

получена от обрабатываемых в конвейере инструкций (зависи-

мость по данным);

- инструкциям в конвейере одновременно требуются обра-

щения к одному и тому же ресурсу — шине памяти, регистру или

АЛУ.

Возможны различные случаи задержки конвейера, содер-

жащего пять ступеней обработки инструкции (рис. 6): выборку ин-

струкции (IF), дешифрацию инструкции (ID), выборку операнда

(OF), вычисление (ОЕ) и

запоминание результата (OS). В первом

случае (см. рис. 6,а) выполняется инструкция безусловного пере-

хода JMP, что задерживает конвейер до тех пор, пока не завершит-

ся ее обработка, включающая четыре этапа:

- дешифрацию инструкции JMP,

- выборку операнда из программного счетчика PC,

- модификацию содержимого PC,

- запись результата обратно в программный счетчик; за-

держка в этом случае длится

четыре такта.

Во втором случае (рис. 6,б] инструкция INC А не может

выбрать операнд А, пока предыдущая инструкция ADD B, C, A не

завершит запись результата операции в регистр А; задержка длит-

ся два такта.

Рис. 6

Такие конфликтные ситуации - зависимость по адресу и по

данным, свойственны всем МП с конвейерной обработкой инст-

рукций. Традиционно эти проблемы решаются аппаратно за счет

опережающей выборки инструкций в точке перехода или за счет

блокировки конвейера в случае возникновения конфликтной си-

туации.

Станфордская архитектура предусматривает устранение за-

держек конвейера при

помощи оптимизирующего компилятора,

переупорядочивающего инструкции так, чтобы они не зависели

одна от другой при обработке их в конвейере. При этом вводится

инструкция задержанного перехода (табл. 2), которая применяется

также и в некоторых RISC МП с берклийской архитектурой. За-

держанный переход выполняется так, что инструкция, следующая

за инструкцией перехода, выполняется до передачи управления в

точку перехода. В это время процессор имеет возможность вы-

брать инструкцию по адресу перехода и загрузить ее в конвейер.

Традиционные МП реализуют этот фрагмент программы

как обычный переход - инструкции выполняются в последователь-

ности: 100, 101,102, 105 и т.д. Чтобы получить такой эффект в

RISC МП, необходимо ввести в задержанный переход инструкцию

NOP, не

выполняющую операций. Тогда последовательность ста-

нет такой: 100, 101, 102, 103, 106 и т.д.; обрабатывается она опти-

мизирующим компилятором, который по возможности переупо-

рядочивает ее так чтобы максимально использовать цикл после за-

держанного перехода. Последовательность исполнения инструк-

ций принимает вид: 100, 101, 102, 105 и т.д. Поскольку инструк-

ция, следующая за инструкцией перехода ,выполняется всегда и

переход по адресу 101 не зависит от выполнения инструкции ADD

по адресу 102, последовательность эта эквивалентна исходному

фрагменту

программы.

Таблица 2

Адрес

Обычный

переход

Задержанный

переход

Оптимиз. задержан-

ный переход

100 LOAD X,A LOAD X,A LOAD X,A

101 ADD 1,A ADD 1,A JMP 105

102 JMP 105 JMP 106 ADD 1,A

103 ADD A,B NOP ADD A,B

104 SUB C,B ADD A,B SUB C,B

105 STORE A,Z SUB C,B STORE A,Z

106 STORE A,Z

Концепция задержанного перехода применяется в ряде слу-

чаев для выполнения инструкций обращения в память за один

такт. Непосредственный способ выполнения этих инструкций тре-

бует двух тактов: один необходим для вычисления адреса, второй

— собственно для обращения в память. Модифицированные инст-

рукции обращения в память называются задержанными загрузками

и предполагают некоторые изменения

аппаратуры: память и реги-

стры МП должны быть оснащены дополнительными портами. За-

висимость по данным, которая может возникнуть при выполнении

задержанной загрузки, устраняется при помощи оптимизирующего

компилятора.

Для RISC МП со станфордской архитектурой характерно

небольшое число регистров общего назначения, используемых для

хранения локальных переменных и параметров проце-

дур. Распределение регистров между переменными выполняется

оптимизирующим компилятором.

5.1.4. Применение RISC - архитектуры в 32-разрядных МП

Каждой из рассмотренных разновидностей архитектуры

присущи как достоинства, так и недостатки, поэтому обе они по-

лучили примерно одинаковое развитие и распространение.

Первые МП с архитектурой RISC (RISC I и RISС II) были

разработаны и изготовлены в начале 80-х годов в Калифорний-

ском университете (г. Беркли). Они имели небольшой набор инст-

рукций и простые режимы

адресации. Все арифметические и ло-

гические инструкции выполнялись над регистровыми операндами,

и только две — LOAD и STORE — использовались для обращения

в память. На площади кристалла, освободившейся от схемы де-

шифрации сложных команд и формирователя последовательности

микрокоманд, присущих традиционной архитектуре МП, разме-

щен большой регистровый файл. Организация его в виде перекры-

вающихся регистровых окон

позволяла каждой процедуре назна-

чать новый набор регистров и передавать данные от одной проце-

дуры к другой простым изменением аппаратного указателя. Реги-

стровые окна, впервые примененные в берклийских МП обеспечи-

вают эффективную поддержку вложенных процедур, сокращают

число обращений в память и значительно повышают производи-

тельность МП.

В 1983 г. в Станфордском

университете был разработан и из-

готовлен МП MIPS (Microprocessor without Interlocked Pipeline

Stages - микропроцессор без блокировок конвейера) . Целью про-

екта MIPS было создание МП, свободного от задержек конвейера,

связанных: с выполнением переходов, зависимостью инструкций

по данным и одновременным обращением нескольких инструк-

ций, обрабатываемых в конвейере, к одному ресурсу. Благодаря

разработке и применению оптимизирующего компилятора в МП

MIPS

удалось преодолеть недостатки берклийсиой архитектуры,

обусловленные, прежде всего, необходимостью использования

большого регистрового файла, занимающего до 60% площади

кристалла.

Архитектура МП SOAR (Smalltalk On A RISC) является

развитием берклийской ветви RISC. Он предназначен для под-

держки языка высокого уровня Smalltalk-80 и функционирования

в составе рабочей станции Sun. SOAR поддерживает два типа дан-

ных: 31-разрядные переменные со знаком и 28-разрядные указате-

ли. Каждое слово данных содержит признак типа (тег), который

проверяется одновременно с выполнением арифметических опе-

раций. Если оба операнда

оказываются целыми, то через один такт

получается правильный результат. В противном случае SOAR об-

ращается к программам обработки указателей. Другой особенно-

стью его является использование инструкций групповой загруз-

ки—хранения, позволяющих передавать содержимое восьми реги-

стров за девять тактов вместо шестнадцати (один такт тратится на

выборку инструкции и восемь — на обращения в

память).

МП ARM (Acorn RISC Machine) разработан специально для

персонального компьютера модели В фирмы Acorn Computers и

воплощает основные принципы станфордской архитектуры. Он

обладает небольшим набором аппаратно-реализованных инструк-

ций, имеющих одинаковый 32-разрядный формат. Для обеспече-

ния быстрой реакции на прерывания разработчики ARM исключи-

ли из его набора команд длинные операции, которые невозможно

прервать. Как и МП

SOAR, ARM поддерживает инструкции груп-

повой загрузки—хранения, позволяющие повысить скорость об-

мена между МП и памятью. В отличие от других RISC МП, в

ARM не используются задержанные переходы. Для устранения за-

держек конвейера при выполнении переходов в каждую инструк-

цию введено 4-разрядное поле кода условия; выполняется оно

только в том случае, если установлен

код соответствующего усло-

вия.

МП ROMP (Research/Office division Microprocessor) - микро-

процессор отделения по автоматизации научных и Учрежденче-

ских работ) корпорации IBM. Он предназначен для работы в каче-

стве центрального процессора в персональном компьютере RT PC

(RISC Technology Personal Computer), реализует станфордскую ар-

хитектуру и оснащен развитым оптимизирующим компилятором.

Особенностью ROМР является длинное 40 - разрядное ад-

ресное слово и соответствующее ему адресное пространство

байт.

При разработке ROMP большое внимание уделялось по-

вышению скорости обмена между процессором и памятью. Для

этого используется аппаратно управляемый буфер преобразован-

ных адресов, применявшийся в ранних моделях IBM. Он выполня-

ет эффективное преобразование виртуальных адресов в физиче-

ские. Кроме того, каждое слово данных в RОМР снабжается те-

гом, по которому определяется получатель

данных, поэтому лю-

бой элемент данных может перебраться, как только он будет го-

тов.

Центральный процессорный элемент (ЦПЭ) R2000 фирмы

Mips Computer Systems составляет основу для построения супер-

мини компьютеров этой фирмы. Он имеет станфордскую архитек-

туру, работает в программной среде ОС Umips, совместимой с ОС

Unix, языков высокого уровня Си, Фортран-77 и Паскаль. Для

управления внешней кэш-памятью используется буфер преобразо-

ванных адресов. R2000 работает в составе трехкристального набо-

ра, в который входят также сопроцессор для операций с плаваю-

щей точкой и буфер записи, предназначенный для согласования

скоростей работы ЦПЭ и динамической памяти.

ЦПЭ MD 484 фирмы McDonnell Douglas изготавливается по

GaAs-технологии и имеет расчетную производительность 100 млн.

инструкций в 1 с

. Благодаря станфордской архитектуре, MD 484

содержит небольшое число компонентов (23,2 тыс. транзисторов и

10,4 тыс. резисторов) и поддерживает набор инструкций МП

MIPS. Он имеет развитую систему прерываний, включающую

прерывания из-за неправильной адресации, внутреннего перепол-

нения и системных обращений. Для передачи инструкций и дан-

ных используются три двунаправленные 32-разрядные шины, ка-

ждая линия которых

заряжается с помощью большого n-

канального транзистора. Высокая производительность ЦПЭ обес-

печивается за счет сопроцессора для операций с плавающей точ-

кой и устройства управления памятью, входящих в МП набор.

МП SPARC (Scalable Processor ARChitecture) фирмы Sun

Microsystems воплощает основные принципы берклийской архи-

тектуры: он содержит большой регистровый файл емкостью 120

32-разрядных регистров и использует задержанные переходы. МП

реализован на вентильной матрице фирмы Fujitsu, выполненной

по 1,5 мкм КМОП-технологии и содержащей 20 тыс. вентилей.

МП SPARC предназначен для работы в програмной среде ОС Unix

в составе рабочей станции Sun-4.

МП Аm29000 фирмы AMD отличается наивысшей произво-

дительностью среди серийных RISC МП и реализует усовершен-

ствованную версию берклийской архитектуры. В него входит ре-

гистровый файл емкостью 192 регистра

, разделенный на банки по

16 регистров; использует он задержанные переходы для устране-

ния задержек конвейера, вызванных зависимостью по адресу, и

выполняет команды обращения в память за один такт благодаря

применению концепции задержанной загрузки. Кроме того, для

ускорения обмена между МП и внешней памятью в Аm29000 вве-

ден буфер преобразованных адресов.

Трехкристальный

МП набор Clipper С100 корпорации

Fairchild позволяет реализовать суперЭВМ на одной плате. Архи-

тектура Clipper С100 имеет некоторые черты RISC, например ап-

паратную реализацию большинства инструкций, однако ее нельзя

отнести ни к одному из рассмотренных выше классов. Этот МП

способен выполнять все арифметические операции с плавающей

точкой по стандарту IEEE 754, он поддерживает десять типов дан-

ных и девять режимов адресации, а его система прерываний вклю-

чает 256 векторных прерываний и 128 системных обращений.

Набор инструкций Clipper С100 содержит 101 аппаратно-

реализованную инструкцию и 67 макроинструкций, выполняющих

преобразование чисел из формата с фиксированной точкой в фор-

мат с плавающей точкой и обратно, обработку символьных строк,

хранение - восстановление регистров, обработку прерываний и

другие операции. Для поддержки макроинструкций используется

микропрограммное ПЗУ емкостью 1К 48-разрядных слов. Вычис-

лительный модуль Clipper С100 работает в программной среде ОС

Unix и языков высокого уровня Си, Фортрая и Паскаль.

МП система МС88000 фирмы Motorola включает процессор

МС88100 и два кристалла памяти МС88200.

МС88100 содержит регистровый файл небольшой емкости,

блоки обработки чисел

в формате с фиксированной и плавающей

точкой, а также до шести заказных блоков специальных функций.

МП имеет четыре порта ввода - вывода и поэтому может быть

использован для построения мультипроцессорных систем.

5.1.5. Особенности интеграции элементов RISC-

архитектуры в процессорах серии x86

Организация первых моделей процессоров - i8086/8088 -

была направлена, в частности, на сокращение объёма программ,

отличавшихся малой оперативной памятью. Расширение спектра

операций, реализуемых системой команд, позволило уменьшить

размер программ, трудоёмкость

их написания и отладки, но повы-

сило трудоёмкость их разработки.

Последнее проявилось в удлинении сроков разработки

CISC-процессоров и проявлении различных ошибок в их работе.

Кроме того, нерегулярность потока команд ограничила развитие

топологии временным параллелизмом обработки инструкций на

конвейере «выборка команды, дешифрация команды, выборка

данных, вычисление - запись результата».

Эти недостатки обусловили

необходимость разработки аль-

тернативной архитектуры, нацеленной, прежде всего, на снижение

нерегулярности потока команд уменьшением их общего количест-

ва. Это было реализовано в RISC-процессорах.

Сокращение нерегулярности потока команд позволило обо-

гатить топологию RISC-процессоров пространственным паралле-

лизмом, специализированными аппаратными АЛУ, независимыми

кэш данных и команд, раздельными шинами ввода-вывода. По-

следние, в частности

, увеличили длину конвейеров команд. Всё

это повысило и производительность - увеличением числа опера-

ций, выполняемых за один такт, и быстродействие - сокращением

пути транзактов - RISC-процессоров. При этом срок разработки

данных чипов свидетельствует о том, что её трудоёмкость меньше,

чем в случае CISC-процессоров.

На мировых рынках CISC-процессоры представлены, в ос-

новном, клонами процессоров Intel

серии x86, производимыми

AMD, Cyrix, а RISC -чипами Alpha, PowerPC, SPARC. Уступая во

многом последним, процессоры x86 сохранили лидерство на рын-

ке персональных систем лишь благодаря совместимостис про-

граммным обеспечением младших моделей. В свою очередь,

достоинства RISC-процессоров укрепили их позиции на рынке

высокопроизводительных машин.

Несмотря на формальное разделение «сфер влияния», меж-

ду представителями этих архитектур в начале 90-х годов началась

острая конкуренция за улучшение характеристик. В первую оче-

редь, производительности и её отношения к трудоёмкости разра-

ботки процессоров.

Первыми

к этому пришли разработчики Intel, реализовав-

шие в i80486 пространственный параллелизм вычислений с фик-

сированной и плавающей запятой. Поддержка каждого АЛУ своей

шиной данных/команд и регистровым блоком повысила произво-

дительность i80486 одновременным выполнением указанных ко-

манд. Кроме того, интеграция кэш-памяти и очереди команд по-

зволила поднять частоту ядра процессора в 2-3 раза

в сравнении с

системной шиной. Однако совместное размещение данных и ко-

манд ограничило эффективность кэш необходимостью его полной

перезагрузки после выполнения команд переходов.

Для устранения недостатка в Pentium реализованы раздель-

ные кэш для команд и данных, позволяющие после переходов пе-

резагружать лишь команды- такое решение называется Гарвард-

ской архитектурой, а также предсказание

переходов, снижающее

частоту перезагрузок. Последнее достигается предварительной за-

грузкой в кэш команд с обоих разветвлений. Введение второго це-

лочисленного тракта, состоящего из АЛУ, адресного блока, шин

данных/команд, и работающего на общий блок регистров, повы-

сило производительность поддержкой параллельной обработки

целочисленных данных. Развитием данной тенденции стало обо-

гащение Pentium MMX мультимедийным трактом,

образованным

АЛУ, шинами данных/команд и регистровым файлом.

При этом в случае выборки двух целочисленных команд,

зависящих по данным, каждая из них выполняется последователь-

но, что снижает эффективность работы процессора. Частично по-

правило ситуацию создание оптимизирующих рекомпиляторов,

например, Pen-Opt фирмы Intel, разделяющих по возможности та-

кие команды.

Реализация описанного управления обработкой команд

CISC-формата вызвала дополнительный рост трудоёмкости раз-

работки Pentium в сравнении с i8086/i80486, что привело не только

к увеличению её реального срока на 27% в сравнении с ожидае-

мым, но и к проявлению ошибок в первых моделях данного про-

цессора

Учтя это, компания Intel реализовала в Pentium Pro RISC-

подобную организацию вычислений. Интерпретация команд

80×86 внутренними - RISC86 - инструкциями VLIW-формата по-

мимо снижения нерегулярности их потока, обеспечила синхрон-

ную загрузку четырёх операционных - по два с плавающей и фик-

сированной запятой - АЛУ этого чипа. Термин VLIW расшифро-

вывается как "очень длинное командное слово" (Very Long

Instruction Word). Инструкции этого формата содержат команды

для всех параллельных АЛУ.

Обогащение управления обработкой предвыборкой данных

и команд, предполагаемых к обработке в

ближайшие 20 тактов,

повысило регулярность загрузки вычислительных трактов. В свою

очередь, осуществление предвыборки из интегрированного на

кристалле кэш второго уровня, обслуживаемого раздельными ши-

нами «интерфейс-кэш» и «кэш-АЛУ» и работающего на частоте

АЛУ, повысило быстродействие подготовки команд в сравнении с

внешними кэш. Дополнительное повышение производительности

Pentium Pro обеспечило увеличение длины команд до 11 ступеней

введением ступеней трансляции и предвыборки. Кроме того, инте-

грация кэш второго уровня позволила умножать частоту ядра в 5-6

раз.

В архитектуре Р6 RISC - решения впервые в семействе

80×86 перестали быть лишь дополнением исконных CISC -

средств повышения производительности - роста разрядности, от-

ложенной записи шины и других. Поэтому частица PRO в назва-

нии первого процессора этой

серии обозначает «полноценная

RISC-архитектура» (Precision RISC Organization).

Топологические новинки Pentium II - интеграция тракта

MMX, мультипроцессорный интерфейс Xeon, вынесение кэш вто-

рого уровня на кристалл в корпусе чипа, как и полное устранение

кэш второго уровня в Celeron, не имеют в данном случае качест-

венной роли и направлены на оптимизацию отношения характери-