Сушкин И.Н. Вычислительная техника и информационные технологии

Подождите немного. Документ загружается.

АЦП и ЦАП

ЦАП с суммированием токов

R R

вы

ФЕДЕРАЛЬНОЕ АГЕНТСТВО ПО ОБРАЗОВАНИЮ

Федеральное государственное образовательное учреждение

ф б

высшего

про

ессионального

разования

Сибирский федеральный университет

Кафедра Радиотехники

И. Н. Сушкин

ОБЩИЕ ПРИНЦИПЫ ПОСТРОЕНИЯ И

ФУНКЦИОНИРОВАНИЯ КОМПЬЮТЕРОВ

1.11.2007

План курса

План

курса

ПРИНЦИПЫ ПОСТРОЕНИЯ ОРГАНИЗАЦИИ И УПРАВЛЕНИЯ

ПРИНЦИПЫ

ПОСТРОЕНИЯ

ОРГАНИЗАЦИИ

УПРАВЛЕНИЯ

МИКРОПРОЦЕССОРНЫМ ВЫЧИСЛИТЕЛЕМ

2. АРХИТЕКТУРА 16-РАЗРЯДНЫХ ПРОЦЕССОРОВ I8086/88

4. СИСТЕМА КОМАНД МИКРОПРОЦЕССОРА I8086

5. РЕАЛИЗАЦИЯ МИКРОПРОЦЕССОРНОЙ СИСТЕМЫ НА БАЗЕ

РАЗРЯДНЫХ МИКРОПРОЦЕССОРОВ

РАЗРЯДНЫХ

МИКРОПРОЦЕССОРОВ

• ПРИНЦИПЫ ПОСТРОЕНИЯ, ОРГАНИЗАЦИИ И УПРАВЛЕНИЯ МИКРОПРОЦЕССОРНЫМ ВЫЧИСЛИТЕЛЕМ

труктурная схема вычислительного

устройства

Ср ра се а ро ро ессора

I8086

АРХИТЕКТУРА 16-РАЗРЯДНЫХ ПРОЦЕССОРОВ I8086/88

укту

мик

ро

ессора

I8086

Р ф

АРХИТЕКТУРА 16-РАЗРЯДНЫХ ПРОЦЕССОРОВ I8086/88

егистр

лагов

АРХИТЕКТУРА 16-РАЗРЯДНЫХ ПРОЦЕССОРОВ I8086/88

Формирование физического адреса

Источники сме

ения

ля

азличных типов

АРХИТЕКТУРА 16-РАЗРЯДНЫХ ПРОЦЕССОРОВ I8086/88

щ д р

обращения к памяти

Ай

ип ссылки к памяти

егмент по

умолчанию

льтернативны

сегмент

мещение

Вб

орка команды

ет

Стековая операция SS Нет SP

Переменная DS CS, SS, ES EA

Цепочка-источник DS CS, SS, ES SI

епочка-п

иёмник ES Нет DI

ВР как базовый регистр SS CS, SS, DS EA

остояния сигналов на выходах процессора

АРХИТЕКТУРА 16-РАЗРЯДНЫХ ПРОЦЕССОРОВ I8086/88

остояния

сигналов

на

выходах

процессора

SТ0, SТ1, SТ2

SТ0SТ1SТ2 Тип цикла

00 0 Подтверждение прерывания (INTA)

00 1 Чтение порта (IORD)

Запись в порт (

IOWR)

Запись

порт

(

IOWR)

01 1 Останов (Halt)

Вб

орка кода

10 1 Чтение памяти (MEMRD)

11 0 Запись в память (MEMWR)

11 1 Пассивное состояние

С б

АРХИТЕКТУРА 16-РАЗРЯДНЫХ ПРОЦЕССОРОВ I8086/88

хема подключения

анков памяти