Сушкин И.Н. Вычислительная техника и информационные технологии
Подождите немного. Документ загружается.
К ф
Цифровая логика
К
аскадное соединение деши
ф
раторов
E
a
8
a
16
a
4
a
2
a
1
E
a
8
a
16
DC4
1
1
0
2
3
2
E
DC0
E
.
0
.
7
1
4
2
.
0
.
7
a
4
a
2
a
1
3
E
7
4
7
DC1
E
.
0
1
2
.
8
.
7
4
2
.
15
DC2
E
0
1
16
.
.
7
1
4
2
.
.
23
DC3
E
0 24
.
.
7
1
4
2
.
.
31
31
П ЖКИ ф К564ИД5
Цифровая логика
П
одключение
ЖКИ
к деши
ф
ратору
К564ИД5
a
16 7 8
U
и.п.с.
-U
и.п.э.
a
Д5
a
9
b
10
c
11
d
5
3
A=2
0
B2
1
a
bf
К564И
11
d
12
e
13
f
3
2
B
=
2
C=2
2
g
ec
15
g
144
D=2
3
61
d
F
E
32
Условное изображение мультиплексора
Цифровая логика
Условное
изображение
мультиплексора
A1
A
2
MS
А
д
р
ес
A
2
D
0
р
D
0
D1
D
2
Y
Данные
D3
EРазрешение
33
Каскадное соединение мультиплексоров
Цифровая логика
Каскадное
соединение
мультиплексоров
D0
D
1
MS
D0
D
1
E
0
D
1
D2
D3
A1
A2
D
1
D2
D3
1
D0
D1
D2
D3
A1
A
2
MS
MS
E
D4
D5
2
D0
D1
D2
D3
A
1
MS 4
D0
D1
D2
D3
A1
A2
Y
A
1
A2
D0
D1
D
2
MS
D
14
3
D
2
D3
A1
A2
A3
A
4
A1
A2
D
14
D15
34
A
4
Условное изображение шифратора
Цифровая логика
Условное
изображение
шифратора
X0
X
1
CD
0
1
A
1
1
X
1
.
1
2
3
A
1
A
2
1
2
.
.
3
4
5
A
2
A
4
2
4
.
.
X
7
5
6
7
A
4
4
X
7
7
35
Память
Структурная схема ПЗУ
М
р M разрядов
Дешифратор
адреса
памяти
М
атрица
памяти
M x N
Выходной
буфферный
усилитель
входов
N=2
р
адресо
выходного
слова для
каждого из N
в входов
36
Рез с ое ПЗУ с ей ой бор ой
Память
Рез
и
с
тивн
ое
ПЗУ
с
лин
ей
н
ой
вы
бор
к
ой
Вход
Дешифратор 1 из 4
K
E
Земля
у
силитель
н
ии
8
R
9
R
1
3
B
быферный
у
з
рядные ли
н
6
R
7
R
1
0
2
B
Выходной
Ра
з
4
R
3
R
5
R
1
0
B
1
B
Числовые линии
2
R
1
R
0
W
1
W
2
W
3
W
0
37
Отдельная матрица
X
-
Y
в ПЗУ с выборкой по
Память
Отдельная
матрица
X
Y
в
ПЗУ
с
выборкой
по
принципу совпадения
r входов (y=2
r
)
Дешифратор 1 из Y
X
Ячейка
т
ор 1 из
и
и X
памяти
(
x=2
q
)
ш
ифра
т
Лин
и
в
ходов
(
Де
ш
Линии Y
q
в
38
Отдельная мат
р
и
ц
а
X
-
Y в ПЗУ с выбо
р
кой по
Память
рц
р
принципу совпадения
Линии выборки Y
Линия считывания
Линии
выборки
Y
C
E
ы
борки XЛинии в
ы
39
Структурная схема ПЗУ емкостью 256 бит типа
Память
Структурная
схема
ПЗУ
емкостью
256
бит
типа
7488, выполненного на базе TTL
и
р
еса
м
ая
б
ит
е
ры
0
A
0
B
дреса
о
р ад
р
з
32
м
ируе
м
3
2 х 8
б
е
буф
е
.
.
1
A
A
фер а
и
фрат
о
1 и
з
о
грам
м
р
ица
3
х
одны
е
.
2
A
3
A
Бу
деш
и
Пр
о
мат
р
Вы
х
4
A
7
B
CS
40