Пачкин С.Г. Вычислительные машины, системы и сети

Подождите немного. Документ загружается.

161

ры (представители 4-го и частично 5-го поколений ЭВМ) имели

архитектуру SISD, причем не важно, использовались ли в ПК

конвейеры для ускорения выполнения операций.

Второй класс характеризуется наличием одиночного потока

команд, но множественного потока данных (SIMD - Single

Instruction, Multiple Data). К этому архитектурному классу при-

надлежат однопроцессорные векторные или, точнее говоря, век-

торно-конвейерные компьютеры.

Третий класс характеризуется наличием множественного

потока команд и одиночного потока данных (MISD - Multiple

Instruction, Single Data). В последнее время часто используется

также термин SPMD (одна программа - множественные данные),

но он относится не к архитектуре компьютеров, а к модели рас-

параллеливания программ и не является расширением система-

тики Флинна.

К четвёртому классу - относятся системы, имеющие мно-

жественный поток команд и множественный поток данных

(MIMD Multiple Instruction, Multiple Data). К нему принадлежат

не только многопроцессорные векторные ЭВМ, но и вообще все

многопроцессорные компьютеры. Подавляющее большинство

современных суперЭВМ имеют архитектуру MIMD.

Конвейерная архитектура (pipelining) была введена в цен-

тральный процессор с целью повышения быстродействия.

Конвейеризация (или конвейерная обработка) в общем

случае основана на разделении подлежащей исполнению

функции на более мелкие части, называемые ступенями, и

выделении для каждой из них отдельного блока аппарату-

ры. Так, обработку любой машинной команды, можно разде-

лить на несколько этапов (несколько ступеней), организовав пе-

редачу данных от одного этапа к следующему. При этом кон-

вейерную обработку можно использовать для совмещения эта-

пов выполнения разных команд. Производительность при этом

возрастает благодаря тому, что одновременно на различных

ступенях конвейера выполняются несколько команд. Конвейер-

ная обработка такого рода широко применяется во всех совре-

менных быстродействующих процессорах.

162

Кратко можно сказать так - Конвейеризация - совмещен-

ный режим выполнения команд, когда они являются независи-

мыми друг от друга. Это потенциальное совмещение выполне-

ния команд называется параллелизмом на уровне команд.

Факторы, снижающие эффективность конвейера:

- простой конвейера, когда некоторые ступени не исполь-

зуются (напр., адресация и выборка операнда из ОЗУ не нужны,

если команда работает с регистрами). Конвейеризация эффек-

тивна только тогда, когда загрузка конвейера близка к полной, а

скорость подачи новых команд и операндов соответствует мак-

симальной производительности конвейера. Если произойдет за-

держка, то параллельно будет выполняться меньше операций и

суммарная производительность снизится. Такие задержки могут

возникать в результате возникновения конфликтных ситуаций;

- ожидание: если следующая команда использует результат

предыдущей, то последняя не может начать выполняться до вы-

полнения первой (это преодолевается при использовании вне-

очередного выполнения команд, out-of-order execution);

- очистка конвейера при попадании в него команды пере-

хода (эту проблему удаётся сгладить, используя предсказание

переходов).

Некоторые современные процессоры имеют более 30 сту-

пеней в конвейере, что увеличивает производительность про-

цессора, однако приводит к большому времени простоя (напри-

мер, в случае ошибки в предсказании условного перехода.)

Блок предсказания переходов

Обычно используется очень простой способ: в процессоре

ведется табличка ранее совершенных переходов - для каждого

условного перехода подсчитывается, сколько раз он "сработал",

а сколько - "был проигнорирован". Поэтому, скажем, когда про-

цессор встречает переход, замыкающий какой-нибудь цикл, то

он быстренько начинает считать: раз переход сработал, два сра-

ботал, три сработал - ну, значит, наверное, он всегда будет сра-

батывать, вот так и будем предсказывать, что переход всегда

происходит. То, что мы один раз в конце цикла ошибемся, - не

беда, зато ценой максимум двух ошибок мы добьемся точного

предсказания во всех остальных случаях. На простых циклах

163

процессор, как правило, ошибается еще реже - не более одного

раза: по умолчанию, когда не из чего выбирать, считается, что

условный переход всегда происходит.

В архитектуре IA-64 техника предсказания переходов сде-

лала значительный шаг вперед - эти процессоры умеют одно-

временно вычислять несколько веток программного кода.

Суперскалярная архитектура - Способность выполнения

нескольких машинных инструкций за один такт процессора.

реализуется суперскалярность путём организации исполни-

тельного ядра процессора в виде ряда параллельно работающих

блоков. Арифметико-логические блоки (АЛУ) производят обра-

ботку целочисленных операндов, которые поступают из задан-

ных блоков регистров замещения (БРЗ). В эти же регистры зано-

сится и результат операции. При этом проверяются также усло-

вия ветвления для команд условных переходов и выдаются сиг-

налы перезагрузки конвейера команд в случае неправильно

предсказанного ветвления. Исполнительное ядро работает с по-

вышенной скоростью выполнения операций. Появление этой

технологии привело к существенному увеличению производи-

тельности.

Многоядерные процессоры содержат несколько процес-

сорных ядер в одном корпусе (на одном или нескольких кри-

сталлах).

Процессоры, предназначенные для работы одной копии

операционной системы на нескольких ядрах, представляют со-

бой высокоинтегрированную реализацию системы «Мультипро-

цессор».

На данный момент массово доступны процессоры с двумя

ядрами, в частности Intel Core 2 Duo на ядре Conroe и

Athlon64X2 на базе микроархитектуры K8. В ноябре 2006 года

вышел первый четырёхъядерный процессор Intel Core 2 Quad на

ядре Kentsfield, представляющий собой сборку из двух кристал-

лов Conroe в одном корпусе. Двухядерность поцессоров вклю-

чает такие понятия, как наличие логических и физических ядер:

например двухядерный процессор Intel Core Duo состоит из од-

ного физического ядра, которое в свою очередь разделено на два

164

логических. Процессор Intel Core 2 Duo состоит из двух физиче-

ских ядер, что существенно влияет на скорость его работы.

27 сентября 2006 года Intel продемонстрировала прототип

80-ядерного процессора. Предполагается, что массовое произ-

водство подобных процессоров станет возможно не раньше пе-

рехода на 32-нанометровый техпроцесс, а это в свою очередь

ожидается к 2010 году.

Кэширование – это использование дополнительной быст-

родействующей памяти (кэш-памяти) для хранения копий бло-

ков информации из основной (оперативной) памяти, вероят-

ность обращения к которым в ближайшее время велика.

Различают кэши 1-, 2- и 3-го уровней. Кэш 1-го уровня име-

ет наименьшую латентность (время доступа), но малый размер,

кроме того кэши первого уровня часто делаются многопорто-

выми. Так, процессоры AMD K8 умели производить 64 бит за-

пись+64 бит чтение либо два 64-бит чтения за такт, процессоры

Intel Core могут производить 128 бит запись+128 бит чтение за

такт. Кэш 2-го уровня обычно имеет значительно большие ла-

тентности доступа, но его можно сделать значительно больше

по размеру. Кэш 3-го уровня самый большой по объёму и до-

вольно медленный, но всё же он гораздо быстрее, чем оператив-

ная память.

Обобщив, можно выделить рад устройств, выделяемых в

микроархитектуре современных процессоров:

Core - ядро МП;

Execution Unit – исполняющий модуль;

Integer ALU – АЛУ для операций с целыми числами (с

фиксированной запятой);

Registers – регистры;

Floating Point Unit – блок для работы с числами с плаваю-

щей запятой;

Primary Cache – кэш первого уровня, в том числе кэш дан-

ных (Data Cache) и кэш команд (Code Cache);

Instruction Decode Unit – блок декодирования инструкций

165

Instruction Prefetch Unit – блок спекулятивного испол-

нения инструкций

Branch Predictor Unit – блок предсказания ветвлений;

Bus Interface – интерфейсные шины, в том числе 64-битная

(64-bit Bus) и 32-битная (32-bit Bus) шины, и выход на

системную шину к оперативной памяти (То RAM).

На описанных технологиях прогресс не останавливается. В

настоящее время фирма Intel внедряет пять технологических

новшества, которые применяются в следующем поколении про-

цессоров: Wide Dynamic Execution, Advanced Smart Cache, Smart

Memory Access, Advanced Digital Media Boost, Intelligent Power

Capability, Super Shuffle Engine.

Механизм Wide Dynamic Execution обеспечивает выполне-

ние большего числа команд за один тактовый цикл, что увели-

чивает производительность и помогает добиться повышения

энергоэффективности.

Технология Advanced Smart Cache нацелена на обеспечение

более высокой производительности и эффективности кэш-

памяти. В процессорах семейства Penryn компания Intel решила

увеличить объем кэша. Так, двухъядерные процессоры будут

оснащаться кэшем L2 емкостью до 6 Мб, а отдельные четырехъ-

ядерные модели обзаведутся 12-Мб кэш-памятью. О частотных

характеристиках пока говорится в ключе преодоления планки 3

ГГц.

Технология Smart Memory Access увеличит пропускную

способность шины. Подтверждается информация об освоении

шины FSB 1600 МГц. Сообщается, что шина FSB 1600 МГц

появится в некоторых моделях процессоров для серверов и ра-

бочих станций; когда будут выпущены модели с высокоскоро-

стной шиной для настольных ПК, пока не уточняется.

Технология Advanced Digital Media Boost применяется для

ускорения обработки видео, изображения и речевых потоков.

Для повышения производительности при обработке медиадан-

ных Intel решила добавить к архитектуре ISA набор расширений

SSE4 (Streaming SIMD Extensions 4), который станет доступным

для большинства массовых секторов рынка ПК с появлением 45-

166

нм процессоров. Этот новый набор команд включает множество

инновационных инструкций (их насчитывается около 50), кото-

рые условно можно разделить на две группы:

- Примитивы векторизации для компиляторов и ускорители

мультимедийных приложений;

- Ускорители обработки строк и текстовой информации.

Еще одним усовершенствованием является механизм пере-

становок - Super Shuffle Engine. Новый блок умеет выполнять

перестановки значений сразу во всем 128-разрядном регистре за

один такт. Это существенно повышает производительность при

обработке операций, связанных с перестановкой (упаковка, рас-

паковка, сдвиг упакованных значений, вставка).

2.4.5 Архитектура процессора Pentium 4

В качестве примера рассмотрим микропроцессор Pentium 4,

выпущенный в 2002 году. Основные особенности процессора

Pentium 4 связаны с его микроархитектурой. Микроархитектура

процессора Pentium 4, получившая название NetBurst (пакетно-

сетевая), ориентирована на эффективную работу с Интернет-

приложениями. Характерными чертами этой микроархитектуры

являются:

- внутренняя гарвардская структура с разделением потоков

команд и данных;

- суперскалярная архитектура, обеспечивающая одновре-

менное выполнение нескольких команд в параллельно ра-

ботающих исполнительных устройствах;

- динамическое изменение последовательности команд (вы-

полнение команд с опережением — спекулятивное вы-

полнение);

- конвейерное исполнение команд;

- предсказание направления ветвлений.

167

Практическая реализация данных принципов в структуре

процессора Pentium 4 имеет ряд существенных особенностей

(рис. 45).

Рис. 45. Структура процессора Pentium 4

168

Гарвардская внутренняя структура реализуется путём раз-

деления потоков команд и данных, поступающих от системной

шины через блок системного интерфейса и размещённую на

кристалле процессора общую кэш-память 2-го уровня (L2) ём-

костью 256(512) Кбайт. Такое размещение позволяет сократить

время выборки команд и данных по сравнению с Pentuim III, где

эта кэш-память располагается на отдельном кристалле, смонти-

рованном в общем корпусе (картридже) с процессором. Ширина

шины к кеш-памяти первого уровня составляет 128 бит.

Блок системного интерфейса реализует обмен процессора

с системной шиной, к которой подключается память, контрол-

леры ввода/вывода и другие активные устройства системы. Об-

мен по системной шине осуществляется с помощью 64-

разрядной двунаправленной шины данных, 41-разрядной шины

адреса (33 адресных линии А35-3 и 8 линий выбора байтов BE7-

0#), обеспечивающей адресацию до 64 Гбайт внешней памяти в

широком спектре режимов выборки.

Дешифратор команд работает вместе с памятью микро-

программ, формируя последовательность микрокоманд, обеспе-

чивающих выполнение поступивших команд. Декодированные

команды загружаются в кэш-память микрокоманд, откуда они

выбираются для исполнения. Кэш-память может хранить до

12000 микрокоманд. Это важное отличие от архитектуры

Pentuim III, где в этой кеш-памяти хранились недекодированные

комадны х86. После её заполнения практически любая команда

будет храниться в ней в декодированом виде. Поэтому при по-

ступлении очередной команды блок трассировки выбирает из

этой кэш-памяти необходимые микрокоманды, обеспечивающие

её выполнение. Если в потоке команд оказывается команда ус-

ловного перехода (ветвления программы), то включается меха-

низм предсказания ветвления, который формирует адрес сле-

дующей выбираемой команды до того, как будет определено

условие выполнения перехода.

После формирования потоков микрокоманд производится

выделение регистров, необходимых для выполнения декодиро-

ванных команд. Эта процедура реализуется блоком распределе-

ния регистров, который выделяет для каждого указанного в ко-

манде логического регистра один из 128 физических регистров,

169

входящих в состав блоков регистров замещения (БРЗ). (В про-

цессоре Pentuim II было всего 40 регистров в аналогичном бло-

ке).

Эта процедура позволяет выполнять команды, использую-

щие одни и те же логические регистры, одновременно или с из-

менением их последовательности.

Выбранные микрокоманды размещаются в очереди микро-

команд. В ней содержатся микрокоманды, реализующие выпол-

нение до 126 поступивших и декодированных команд, которые

затем направляются в исполнительные устройства по мере го-

товности операндов. Отметим, что в процессорах Pentium III в

очереди находятся микрокоманды для (до) 40 поступивших ко-

манд. Значительное увеличение числа команд, стоящих в очере-

ди, позволяет более эффективно организовать поток их испол-

нения, изменяя последовательность выполнения команд и выде-

ляя команды, которые могут выполняться параллельно. Эти

функции реализует блок распределения микрокоманд. Он выби-

рает микрокоманды из очереди не в порядке их поступления, а

по мере готовности соответствующих операндов и исполни-

тельных устройств. В результате команды, поступившие позже,

могут быть выполнены до ранее выбранных команд. При этом

реализуется одновременное выполнение нескольких микроко-

манд (команд) в параллельно работающих исполнительных уст-

ройствах. Таким образом естественный порядок следования ко-

манд нарушается, чтобы обеспечить более полную загрузку па-

раллельно включенных исполнительных устройств и повысить

производительность процессора.

Суперскалярная архитектура реализуется путём организа-

ции исполнительного ядра процессора в виде ряда параллельно

работающих блоков. Арифметико-логические блоки (АЛУ)

производят обработку целочисленных операндов, которые по-

ступают из заданных регистров БРЗ. В эти же регистры заносит-

ся и результат операции. При этом проверяются также условия

ветвления для команд условных переходов и выдаются сигналы

перезагрузки конвейера команд в случае неправильно предска-

занного ветвления. Исполнительное ядро работает с повышен-

ной скоростью выполнения операций. Например, микрокоманда

170

сложения целочисленных операндов при тактовой частоте про-

цессора 1,5 МГц выполняется всего за 0,36 нс.

Адреса операндов, выбираемых из памяти, вычисляются

блоком формирования адреса (БФА), который реализует ин-

терфейс с кэш-памятью данных 1-го уровня (L1) ёмкостью 8

Кбайт. В соответствии с заданными в декодированных командах

способами адресации формируются 48 адресов для загрузки

операндов из памяти в регистр БРЗ и 24 адреса для записи из

регистра в память (в Pentium III формируются 16 адресов для

загрузки регистров и 12 адресов для записи в память). При этом

БФА формирует адреса операндов для команд, которые ещё не

поступили на выполнение. При обращении к памяти БФА одно-

временно выдаёт адреса двух операндов: один для загрузки опе-

ранда в заданный регистр БРЗ, второй — для пересылки резуль-

тата из БРЗ в память. Таким образом реализуется процедура

предварительного чтения данных для последующей их обработ-

ки в исполнительных блоках, которая называется спекулятивной

выборкой.

Аналогичным образом организуется параллельная работа

блоков SSE, FPU, MMX, которые используют отдельный набор

регистров и блок формирования адресов операндов.

При выборке операнда из памяти производится обращение

к кэш-памяти данных (L1), которая имеет отдельные порты для

чтения и записи. За один такт производится выборка операндов

для двух команд. Время обращения к этой кэш-памяти составля-

ет 1,42 нс при тактовой частоте 1,5 ГГц, что в 2,1 раза меньше,

чем при обращении к кэш-памяти данных в процессоре Pentium

III, работающем на частоте 1,0 ГГц. Кеш-память первого уровня

работает на частоте процессора.

При формировании адресов обеспечивается обращение к

заданному сегменту памяти. Каждый сегмент может делиться на

страницы, размещаемые в различных местах адресного про-

странства. Блоки трансляции адреса обеспечивают формирова-

ние физических адресов команд и данных при использовании

страничной организации памяти. Для сокращения времени

трансляции используется внутренняя буферная память, которая

хранит базовые адреса наиболее часто используемых страниц.