Бунтов В.Д., Макаров С.Б. Микропроцессорные системы Часть II. Микропроцессоры

Подождите немного. Документ загружается.

протокол имеет программируемые параметры передачи, типы неактивных

циклов и внутренних циклов ожидания.

Контроллер прямого доступа к памяти содержит 10 каналов и обеспе-

чивает процесс передачи данных без вмешательства процессора, выполняя

внешние поблочные пересылки между внутренней памятью и любой

внешней памятью и обеспечивая связь по четырем каналам (два на переда-

чу и два на прием) между портом связи и внутренней или внешней памя-

тью.

В табл. 3.8 приведены основные технические характеристики некото-

рых цифровых сигнальных процессоров рассмотренных выше типов. Как

следует из анализа этой таблицы, основным направлением развития по-

добных структур цифровых сигнальных процессоров является повышение

производительности, увеличение быстродействия и объемов памяти. Кро-

ме того, возрастают возможности работы с прямым доступом к памяти, что

является характерным при построении различных радиотехнических уст-

ройств, требующих частого обращения к памяти.

3.2.3 Цифровые сигнальные процессоры DSP56xxx, DSP9600x,

MSC8101, MSC8102

Эти цифровые сигнальные процессоры [12, 13, 20, 21] представляют

собой 16- или 24-разрядные микропроцессоры с фиксированной точкой,

либо 32-разрядные микропроцессоры с обработкой данных в формате с

плавающей точкой. Основные принципы архитектуры реализованы в циф-

ровых сигнальных процессорах серии DSP56xxx. Их обобщенная структу-

ра представлена на рис.3.33 и содержит исполнительный блок и совокуп-

ность периферийных устройств и запоминающих устройств команд и дан-

ных.

В состав исполнительного блока входят:

• арифметико-логическое устройство, перемножитель-накопитель

(MAC) и два 56-разрядных регистра-аккумулятора;

• устройство генерации адресов данных (AGU), которое обеспечи-

вает вычисление требуемых адресов данных в памяти за один такт с помо-

щью двух арифметических устройств;

• устройство управления программой (PCU), осуществляющее

предварительную выборку команд, декодирование их, обработку команд

циклических переходов и прерываний;

• двунаправленные 24-разрядные шины данных XDB, YDB памяти

данных и шины памяти команд PDB.

200

По шинам данных осуществляется пересылка данных между устрой-

ствами исполнительного блока. По шине GDB осуществляется обмен дан-

ных с периферийными устройствами. Обмен данными между шинами

осуществляется с помощью внутренних мультиплексоров.

YAB

Запоминающее устройство команд (ПЗУ команд) и два ЗУ данных (X

и Y) подключены к двунаправленным 16-разрядным шинам PAB, XAB и

YAB. Шина PAB является двунаправленной, а шины XAB и YAB – однона-

правленными. Управление внешней памятью осуществляется по однона-

Рис. 3.33 Обобщенная структурная схема цифровых сигнальных процессоров

серии DSP56xxx

Устройство

генерации

адресов

данных

ОЗУ

256x24

ПЗУ

256x2

ОЗУ

256x24

ПЗУ

256x2

ПЗУ

команд

3.75Кx24

Мультиплексор

внутренней

шины данных

устройство

обрабо

тки

ит

Генератор

адресов

команд

Блок

декодирова-

ния

Контроллер

программных

прерываний

XAB

PAB

YDB

XDB

PDB

GDB

Устройство управления программой (PCU)

Генератор

тактовых

импульсов

Интерфейс

хост-п

оцессо

Последователь-

ные по

ты

Параллельные

порты ввода-

вывода

Таймеры

Арифметико-логическое

устройство

Перемножитель-

накопитель МАС

Регистры-

акк

лято

· · ·

Контроллер

шины

Устройство

тестирования

Мультиплек-

сор

внешней шины

Мультиплек-

сор

внешней шины

данных

201

202

правленной шине, являющейся выходом мультиплексора шин XAB, YAB и

PAB.

В структуру цифровых сигнальных процессоров серии DSP56xxx вхо-

дят интерфейсы хост-процессора, порты параллельного и последователь-

ного ввода-вывода (SCI и SSI) и генератор тактовых импульсов с устройст-

вом фазовой автоподстройки частоты. Устройство тестирования и диагно-

стики позволяет анализировать состояния регистров, запоминающих уст-

ройств, и управлять процессом отладки программы по интерфейсу JTAG.

Устройство обработки битов расположено в блоке мультиплексора

внутренней шины данных, что обеспечивает этому устройству доступ к

любой области памяти и позволяет выполнять битовые операции над дан-

ными, записанными в памяти и регистрах, а также над содержимым адрес-

ных и управляющих регистров.

Генератор адресов команд обеспечивает вычисление требуемых адре-

сов данных в памяти за один такт с помощью двух 16-разрядных арифме-

тических устройств.

Конвейер выполнения команды осуществляется за 3 этапа: предвы-

борки, декодирования, выполнения. Работы конвейера организовывается

устройством управления программой. Генератор тактовых импульсов име-

ет в своем составе устройства фазовой автоподстройки частоты и умноже-

ния частоты, что позволяет цифровому сигнальному процессору работать

на повышенной внутренней тактовой частоте и обеспечивать синхрониза-

цию внутренних и внешних тактовых импульсов. Кроме того, в энергосбе-

регающем режиме осуществляется понижение тактовой частоты.

Для повышения скорости обработки данных, повышения точности

вычислений и расширения функциональных возможностей, в цифровых

сигнальных процессорах серии DSP9600x увеличиваются тактовые часто-

ты работы до 100…300МГц, возрастает разрядность шин, регистров и об-

рабатываемых данных. Дополнительно, вводятся устройства обработки

данных в формате с плавающей точкой и устройства сдвига, увеличивают-

ся объемы ПЗУ и ОЗУ, используется кэш-память и контроллеры прямого

доступа к памяти. В цифровых сигнальных процессорах серии DSP9600x

пониженное напряжение питания и имеется устройство управления энер-

госбережением.

203

Рис. 3.34 Структурная схема цифровых сигнальных процессоров серии DSP9600x

Порт А Порт В

Устройство

генерации

адресов

данных

Контроллер

шины

Мультиплексор

шины

адреса

Контроллер

шины

Мультиплексор

шины

адреса

YAB

XAB

PAB

ПЗУ команд

ОЗУ команд

Кэш-память

команд

ПЗУ данных

ОЗУ данных

ПЗУ данных

ОЗУ данных

Интерфейс

хост-

процессора

Мультиплексор

шины

данных

DDB

YDB

XDB

PDB

GDB

Блок

декодирования

команд

Генератор

адресов

команд

Контроллер

прерываний

Таймеры Таймеры

Мультиплексор

шины

данных

Интерфейс

хост-

процессора

Устройство управления программой (PCU)

Устройства

тестирования

и диагностики

Мультиплексор

внутренней

шины данных и

устройство

об

аботки битов

Контроллер

прямого

доступа к

памяти

Генератор

тактовых

импульсов

Арифметико-логическое

устройство с фиксированной

точкой

Арифметико-логическое

устройство с плавающей

точкой

Коммуникационный

процессор

(

CPM

)

Последовательный

Так, 32-разрядный цифровой сигнальный процессор серии DSP9600x

(рис. 3.34) с устройством обработки данных в формате с плавающей точкой

содержит 1Кбайт памяти команд, 1Кбайт памяти данных (X и Y блоки), кэш-

память команд, два ППЗУ данных, двухканальный контроллер прямого дос-

Рис. 3.35 Структура цифрового сигнального процессора MSC8101

64/32

Микропроцессор

на основе

RISC-

Процессор

цифровой

обработки

сигналов

PIT-таймер

Защита сис-

RESET-

контроллер

CLOCK-

контроллер

Контроллер

памяти

Контрол-

лер

прямого

доступа к

Последова-

тельные ка-

налы прямо-

го

доступа

к памяти

Интерфейс

ОЗУ

Интерфейс

хост

процессора

Контроллер

ываний

128

Двухпортовое

ОЗУ

Устройство

тестирования и

диагностики

Сопроцессор

цифровой

фильтрации

инте

рф

ейс

(

)

Многоканальные

коммуникацион-

ные

Высокоскорост-

ные

коммуникацио

Контроллеры

авления

(

)

Последовательный

по

(

)

Интерфейс (I

Блок системного

Системная

инте

рф

ейса

(

SIU

)

шина

Контроллер

последовательного

связного интер-

фейса (

SCC

)

Внутренняя

шина

Тайме

Шина команд

XADB

XBDB

Шины данных

204

тупа к памяти, встроенные устройства тестирования и диагностики, таймеры,

интерфейс хост-процессора и мультиплексоры шин адреса и данных [18].

В состав цифровых сигнальных процессоров серии DSP9600x входят 3

параллельно функционирующих устройства: арифметико-логическое устрой-

ство, устройство генерации адреса данных и устройство управления про-

граммой.

Четыре процессора цифровой обработки сигналов (SC140)

Эти процессоры имеют пять 32-разрядных шин адреса (XAB, YAB, PAB и

две внешние) и семь 32-разрядных шин данных (DDB, YDB, XDB, PDB, GDB

и две внешние).

Рис. 3.36 Структура цифрового сигнального процессора MSC8102

Системный

интерфейс

Модуль

временного

разделения каналов

(TDM)

Контроллер

прямого доступа

к памяти

(

DMA

)

ОЗУ (М2)

Кэш-память

ко-

ПЗУ

команд

Кэш-

Контроллер

памяти

ОЗУ (M1)

о-

Регистры

системного

интерфей-

Интерфейс

шин

Контроллер интерфейс-

ных и

Шина команд

(

MQBUS

)

Генератор

тактовых

импульсов

Последова-

тельный

128

Шина данных

(

SQBUS

)

128

Параллельный

порт

Контроллер

памяти

32/6

Модуль

тайме

ов

Последователь-

ный

Универсальный

последовательный

порт ввода/вывода

(

UART

)

Контроллер

прерываний

Интерфейс

хост-процессора

32/6

. . .

Шина интерфейса

ер

фер

ийными

ус

ро

й-

Внутренняя

шина

Вн

енняя системная шина

205

Производительность цифровых сигнальных процессоров этой серии на

тактовой частоте 40 МГц составляет около 200 млн.операций в секунду. Для

расширения функциональных возможностей в некоторых таких процессорах

серии DSP9600x введены сопроцессоры реализации алгоритмов цифровой

фильтрации.Цифровой сигнальный процессор MSC8101, структура которого

приведена на рис.3.35, представляет собой устройство, которое объединяет

цифровой сигнальный процессор и коммуникационный процессор, построен-

ный на основе RISC-архитектуры. Он изготовлен по технологии 0.13 мкм, по-

требляет 500МВт при напряжении питания 1.5В и поддержке внешнего на-

пряжения 3.3В. Цифровой сигнальный процессор MCS8101, обеспечивает

производительность 1200 млн.операций в секунду. В состав MCS8101 уст-

ройства входят: цифровой сигнальный процессор с 4-мя арифметико-

логическими устройствами, высокоскоростной коммуникационный процес-

сор (CPM) с тактовой частотой150 МГц, блок системного интерфейса (SIU),

ОЗУ объемом 4Мбайт, программируемый контроллер памяти, интерфейс

шин, 16-канальный контроллер прямого доступа к памяти, сопроцессор циф-

ровой фильтрации (EFCOP), устройство тестирования и диагностики (JTAG),

интерфейс хост-процессора.

Память команд/данных

Модуль

выборки и

дешифриро-

вания

Модуль

генерации

адреса

(AGU)

Арифметико-

логический

модуль

(DALU)

Генератор

тактовых

импульсов

Устройство

управления

энергосбер

Устройство

тестирования

и диагностики

XDBA

XDBB

128

XABA

XABB

PDB

PAB

Процессор цифровой обработки сигналов

Рис. 3.37 Структура процессора цифровой обработки сигналов SC140

206

Коммуникационный процессор содержит микропроцессор на основе

RISC-архитектуры, два последовательных интерфейса (SI), два многоканаль-

ных коммуникационных контроллера (MCC), два высокоскоростных комму-

никационных контроллера (FCC), два контроллера управления (SMC), после-

довательный порт (SPI), интерфейс I

C, восемь генераторов тактовой частоты

(BRG), четыре таймера общего назначения.

Сопроцессор цифровой фильтрации (EFCOP) предоставляет возмож-

ность программным путем реализовать 32-разрядный цифровой фильтр с ко-

нечной импульсной характеристикой (КИХ-фильтр), цифровой фильтр с бес

конечной импульсной характеристикой (БИХ-фильтр) или цифровой адап-

тивный фильтр.

Внутренняя 64-разрядная шина обеспечивает связь процессора цифро-

вой обработки сигналов, коммуникационного процессора, блока системного

интерфейса и внутренней памяти. Системная шина обеспечивает доступ уст-

ройств, входящих в структуру цифрового сигнального процессора MSC8101

к внешней памяти и другим внешним устройствам.

Кроме того, имеются 128-разрядная шина команд (P-bus) и две 64-

разрядные шины данных (XADB и XBDB), обеспечивающие связь процессора

цифровой обработки сигналов с внутренней памятью и периферийными уст-

ройствами.

Развитием MSC8101 является цифровой сигнальный процессор

MSC8102, обобщенная структурная схема которого приведена на рис.3.36.

Этот процессор содержит четыре отдельных процессора цифровой обработки

сигналов SC140, четыре модуля последовательного интерфейса с временным

разделением каналов (TDM) c аппаратной поддержкой процедур кодирова-

ния. Эти модули обеспечивают работу 1024 каналов ввода-вывода. Кроме то-

го, цифровой сигнальный процессор MSC8102 содержит универсальный по-

следовательный порт (UART) с 16 каналами ввода-вывода, контроллер пря-

мого доступа к памяти (DMA), внутреннее ОЗУ, емкостью 1436 Кбайт, уст-

ройство начальной загрузки, интерфейс хост-процессора. Каждый процессор

цифровой обработки сигналов SC140 имеет четыре исполнительных блока и

выполняет 1100 миллионов операций умножения с накоплением в секунду,

работая с тактовой частотой 275 МГц.

Процессор цифровой обработки сигналов SC140 (рис.3.37) имеет сле-

дующие функциональные модули.

• Арифметико-логический модуль устройства обработки данных

(DALU), содержащий четыре независимых арифметико-логических устройст-

207

ва (ALU) и буферные регистры. В каждом арифметико-логическом устройст-

ве имеется 40-битное устройство барабанного сдвига.

• Модуль генерации адреса (AGU) содержит два модуля вычисления

адреса (AAU) и буферный регистр адреса.

• Модуль выборки и дешифрования команд (PSEQ).

• Генератор тактовых импульсов с устройством фазовой автопод-

стройки частоты (PLL), синхронизирующий работу всех устройств.

• Устройство управления энергосбережением.

• Устройство тестирования и диагностики.

Для обмена данными между арифметико-логическими устройствами и

памятью используются две шины адреса памяти данных (XABA, XABB) и две

шины данных памяти данных (XDBA и XDBB). Шина данных и шина адреса

команд (PDB и PAB) служат для передачи команд из памяти в устройство

дешифрации команд.

Процессор цифровой обработки сигналов SC140 может выполнять до

шести команд за один такт. При этом данные передаются в цифровом сиг-

нальном процессоре MSC8102 по системной шине, через параллельный порт

или по многоканальному последовательному интерфейсу. Процессоры циф-

ровой обработки сигналов SC140 осуществляют вычисления и данные пере-

даются по одному из портов.

Таблица 3.9

Цифровые

сигнальные

процессо-

ры

Частота

МГц

Производитель-

ность млн. опе-

раций в сек /

(млн.операций в

сек в формате с

плавающей точ-

кой)

Объем

ОЗУ

(бит)

Объем

ПЗУ

(бит)

Контроллеры

прямого

доступа к

памяти

(число

каналов)

Таймер

Последо

вательн

ые

порты

DSP56300 100 100 48K

3 3

DSPA5637 150 150 480K 960K

3 9

МС56F8322

60 60 256K 576K

2 4

DSP56F827

80 40 80K 1M

2 4

DSP9602 40 200 64K 34K

2 2

MSC8101 300 1500 (млн. опе-

раций умноже-

ния с

4М

1(16)

MSC8102 300 4400

(млн. операций

умнож

ния с

11.5M

1(16)

208

Архитектура цифрового сигнального процессора MSC8102 построена

таким образом, чтобы эффективно использовать вычислительную мощность

процессора, составляющую 4.4 миллиарда операций в секунду.

Основные технические характеристики некоторых цифровых сигналь-

ных процессоров рассмотренных выше серий приведены в таблице 3.9. Как

следует из анализа этой таблицы, основным направлением развития является

повышение производительности, увеличение быстродействия и объемов па-

мяти за счет перехода к модульному принципу построения процессоров. Воз-

растают возможности работы с прямым доступом к памяти, что является ха-

рактерным при построении различных цифровых рекурсивных фильтров,

применяемых в системах связи и телекоммуникационных системах.

3.2.4 Комбинированные высокопроизводительные микропроцес-

соры

В комбинированных высокопроизводительных микропроцессорах ис-

пользуется сочетание архитектурных решений, характерных как для цифро-

вых сигнальных процессоров, так и для универсальных микропроцессоров.

Комбинированные микропроцессоры предназначены для обработки видео-

изображений, графических изображений, аудиосигналов, а также для реше-

ния коммуникационных задач в мультимедиа системах (персональных ком-

пьютерах, бытовой технике и др.). В качестве примеров рассмотрим два ком-

бинированных высокопроизводительных процессора TriMedia и

MC9328MXL.

Микропроцессор TriMedia используется в качестве сопроцессора цифро-

вой обработки сигналов, разгружающего основной процессор мультимедий-

ной системы, а также применяется как основной процессор в мультимедий-

ных устройствах (проигрывателях CD-дисков, игровых приставок к телеви-

зорам и компьютерам и др.).

Структура комбинированного высокопроизводительного микропроцес-

сора TriMedia (рис.3.38) содержит высокоскоростную шину со скоростью пе-

редачи 400 Мбит/с, связывающую цифровой сигнальный процессор, постро-

енный на основе RISC-архитектуры, который обрабатывает 5 команд за один

такт, сопроцессор обработки изображений, коммуникационный блок, деко-

дер видеосигнала (MPEG-декодер), каналы прямого доступа к памяти.

Эффективная для мультимедийных приложений система команд TriMe-

dia позволяет осуществлять одновременное декодирование аудио и видео-

209