Базарова И.А. Организация ЭВМ и систем

Подождите немного. Документ загружается.

предыдущие направления. Из нескольких процессоров (традиционных

или векторно-конвейерных) и общей для них памяти формируется вы-

числительный узел. Если полученной вычислительной мощности не-

достаточно, то объединяют несколько таких узлов высокоскоростными

каналами. Кластерная архитектура позволяет достичь наилучшего со-

отношения между ценой и производительностью. Кластер является ге-

терогенной средой (в разных компонентах кластерной

архитектуры

информация передаётся на разных скоростях).

Основные алгоритмы реализации параллельных систем:

1. POSIX-threads

2. OpenMP

3. PVM MPI

В отличие от компьютеров с общей памятью в кластерной архитек-

туре сильно сказываются скорость передачи данных и латентность – это

среднее время между вызовом функции передачи данных и самой пере-

дачей. Оно затрачивается на адресацию информации, срабатывание

промежуточных и

сетевых устройств. Эти два параметра не только ха-

рактеризуют кластерную архитектуру, но и ограничивают класс задач,

которые можно эффективно решать.

§ 4.2. 64-х разрядная архитектура

Раньше эта архитектура называлась IA-64. Архитектура предложе-

на Intel для процессора Merced. Архитектура использует следующие

концепции:

1. Длинные слова команд.

2. Предикаты команд.

3. Устранение ветвлений.

4. Предварительная загрузка данных.

Таблица 8.

х86 IA-64

1. Использовались сложные инст-

рукции переменной длины, обраба-

тываемые по одной.

1. Простые инструкции, сгруппиро-

ванные по три в один пакет (одина-

ковой длины)

2. Переупорядочивание и оптими-

зация инструкций во время

выполнения.

2. Переупорядочивание и оптими-

зация во время компиляции

3. Попытка предсказания перехода 3. Отсутствие предсказания пере-

хода

4. Загрузка данных из памяти по

мере необходимости с проверкой

КЭШ памяти

4. Загрузка данных до того, как они

потребуются. КЭШ память прове-

ряется предварительно.

Основные особенности архитектуры

1. Инструкции упаковываются в 128 битный пакет для высокопроиз-

водительной обработки. Эта концепция называется LIW encoding.

2. Этот пакет содержит шаблон из нескольких бит, который помеща-

ется компилятором. В шаблоне указывается, какие команды можно

выполнить параллельно.

3. Компиляторы IA–64 используют технологию «отмеченных команд»

(предикаты) для устранения потерь производительности из-за не-

правильно

предсказанных переходов.

4. Компиляторы IA–64 архитектуры вперёд просматривают исходный

код с целью поиска команд, использующих данные из памяти. Об-

наружив такую команду, компилятор вырабатывает еще две ко-

манды:

1. Команда предварительной загрузки

2. Проверка загрузки.

Во время выполнения программы первая команда загружает дан-

ные до того, как они понадобятся программе, а вторая команда

прове-

ряет, насколько успешно произошла загрузка.

Недостатки:

1. Вся работа по оптимизации программного кода возлагается на

компилятор.

2. Программа, скомпилированная для одного поколения 64-х разряд-

ной архитектуры, может быть не эффективна для другого поколе-

ния.

3. Увеличение размеров кода приводит к увеличению времени на

компиляцию.

4. Проблема совместимости с существующим программным обеспе-

чением.

5. Не все ветвления возможно предсказать и отметить. В этом случае

на выполнение кода можно затратить больше тактов, чем сэконо-

мить.

§ 4.3. Архитектура RISC процессоров. Процессор Alpha

Процессор Alpha является 64-х разрядным RISC процессором. Ос-

новные черты:

1. Используется в схеме порядка 9 млн. транзисторов

2. Используются конвейеры для

операций с плавающей точкой и с

фиксированной точкой.

3. Имеется:

 КЭШ I уровня – 16 Кб

 КЭШ II уровня – 96 Кб (является частично ассоциативной)

 Поддерживается КЭШ III уровня

4. Шина доступа к памяти 128 бит.

5. Технология 0,35 микрон и 0,25 микрон.

6. Новые системы охлаждения.

Процессор Alpha работает под ОС Unix, которая является 64-х раз-

рядной системой. Проблемы с совместимостью

решаются с помощью

эмулятора FX!32.

Функции эмулятора FX!32

Этот эмулятор отслеживает запуск чужих приложений и эмулирует

процессор Intel только при первом запуске, переводя команды Intel в код

процессора Alpha. После окончания выполнения программы, код оптими-

зируется и при дальнейших запусках выполняется код процессора Alpha.

Частоты на сегодняшний день от 60 Мгц до 1000 Мгц.

Рис. 21. EV – 6 архитектура процессора Alpha.

В архитектуру стандартной платформы RISC процессоров входят

следующие компоненты:

1. RISC процессор и дополнительные процессоры, если поддержива-

ется многопроцессорный режим.

2. КЭШ I, II, III уровня

3. Интерфейсные схемы памяти (для КЭШ памяти, для основной па-

мяти)

4. Интерфейсные схемы шин расширения (PCI, AGP, мост PCI/ISA)

5. Интерфейсные схемы по обслуживанию внешних устройств (ин-

терфейс SCSI, USB)

6. Звуковые карты

, графические карты, видео карты.

§ 4.4. Архитектура PC совместимых процессоров (Intel, AMD, Cyrix)

i 4004 – 1971 г. (4 р) – на уровне современных калькуляторов.

i 8008 – 1972 г. (8 р)

i 8080 – 1974 г. (8 р)

i 8086 – 1978 г. (16 р)

i 80286 – 1982 г. (16 р)

i 80386 – 1985 г. (32 р)

i 80486 – 1989 г. (32 р)

Pentium – 1993 г. (32 р)

Pentium PRO – 1994 г.

Pentium MMX – 1997 г.

Pentium II (Pentium PRO + Pentium MMX) – 1997 г.

Pentium III – 2000 г.

Pentium IV – 2001 г.

Регистровая модель

Регистры общего назначения (РОН) являются 16-ти разрядными.

Они подразумевают как явное, так и неявное использование.

Рис. 22. Регистровая модель 16-ти разрядного процессора.

Регистры общего назначения:

Регистр АХ – это умножение, деление, ввод/вывод слова.

AL – это умножение, деление, ввод/вывод байта.

AH – это умножение, деление байта.

Регистр BX – трансляция

Регистр СХ – счетчик циклов и указатель длины строковых операций

CL – сдвиги с указателем переменной

Регистр DX – умножение и деление слова, ввод/

вывод с косвенной ад-

ресацией.

Регистры указателей и индексов:

SP – операции со стеком

SI, DI – строковые операции

Сегменты регистра:

CS – сегмент кода команды

DS – сегмент данных

SS - сегмент стека

ES – дополнительный сегмент данных

Регистр флагов хранит признаки результатов выполнения арифме-

тических и логических операций:

CF- флаг переноса старшего бита.

PF- флаг паритета. Устанавливает при четном количестве «1».

AF – флаг дополнительного переноса

для десятичной арифметики.

ZF – флаг нулевого результата

SF- флаг знака. Если в старшем разряде «1», то это отрицательное чис-

ло.

TF- флаг трассировки (пошаговый режим)

IF – флаг управления прерываниями. Если IF=1, то разрешаются маски-

руемые прерывания.

DF – флаг управления направлением в строковых операциях.

OF – флаг переполнения

Позже добавились три бита.

PL, IO – уровень привилегий ввода.

NT – флаг

вложенной задачи.

Словосостояние процессора

MSW- управляет режимом процессора:

PE – разрешение защиты. Если установлен, то процессор переходит в

защищенный режим. В реальный режим только сбросом.

MP – мониторинг сопроцессора.

EM – эмуляция сопроцессора.

TS – флаг переключения задач.

16-ти разрядные регистры сегментов:

Эти регистры могут модифицироваться только командами их за-

грузки. Использование сегментных регистров определяется типом об-

ращений к памяти.

Начиная с процессора 286, используется новый режим работы про-

цессора. Для 16-ти разрядного характерны 2 режима:

1. Режим реальной адресации (без MSW, также как 8086). 1 Мб физи-

ческой памяти.

2. Защищенный режим виртуальной адресации. Можем адресовать

16 Мб

физической памяти.

Для 286 процессора появились новые регистры. Это:

 Регистр таблиц дескрипторов (глобальный и локальный)

 Регистр дескрипторов таблиц прерываний

 Регистр задачи

Эти регистры используются только в защищенном режиме, но ре-

гистр таблицы прерываний можно использовать в реальном режиме.

Инструкции

Основные группы:

 Инструкции пересылки данных

 Арифметические

и логические инструкции

 Инструкции для работы со строками

 Инструкции передачи управления

 Инструкции управления процессором

Формат команды

Рис. 23. КОП – код операции.

Адресация

Адресация памяти и пространство ввода/вывода используется от-

дельно за счет раздельных сигналов.

Физический адрес памяти, поступающий на шину адреса (20-ти

разрядную) состоит из двух 16-ти битных частей. Это адрес сегмента и

исполнительный адрес (эффективный адрес).

Вычисляется:

PA = Seg x 16 + EA // х 16 сдвиг на 4 разряда влево.

Рис. 24. Адресация.

Эффективным адресом может быть константа, содержимое реги-

стра, содержимое ячейки памяти или сумма нескольких величин.

С сегментацией связаны понятия ближнего и дальнего адреса.

При ближнем или внутрисегментном обращении доступ к ячейке

памяти осуществляется только указанием смещения, а адрес сегмента

извлекается из соответствующего регистра сегмента.

При дальнем

или межсегментном обращении указывается полный

адрес, содержащий 16-ти разрядное значение сегмента и 16-ти битное

смещение. Дальнее обращение выполняется медленнее.

В защищенном режиме работают все режимы адресации, допусти-

мые для 8086 процессора, однако изменяются назначения сегментов:

Сегментные регистры CS, DS, SS, ES хранят не базовые адреса

сегментов, а селекторы. Селекторы имеют три поля.

Рис. 25. Селектор.

Рис. 26. Дескриптор

Поля селектора:

RPL – уровень привилегий

TI – поле, которое указывает какая таблица дескрипторов будет исполь-

зоваться (глобальная, если «1» и локальная, если «0»)

INDEX – номер дескриптора в таблице.

Рис. 27. Адресация памяти в защищенном режиме.

§ 4.5. Архитектура 32-х разрядных процессоров.

Основные характеристики

1. Длина непрерывного сегмента памяти не ограничивается границей

64 Кб.

2. Поддерживается виртуальная память, начиная с границы 64 Гб.

3. Используется 4-х уровневая система защиты пространств памяти,

ввода/вывода.

4. Расширенная система команд.

5. Используются три режима адресации:

 Режим реальной адресации

 Защищенный режим виртуальной адресации

 Режим виртуального процессора 8086 (особое состояние за-

дачи

защищенного режима)

6. Был введён режим системного управления (SMM)

7. Процессор может оперировать 8-ми, 16-ти, 32-х битными операн-

дами, строками байт, слов, двоичных слов, а также с битами, бито-

выми полями и строками бит.

8. В процессоре введены средства отладки и тестирования.

Регистровая модель 32-х разрядной архитектуры

Основными регистрами процессора являются РОНы (регистры

общего назначения). Регистры общего назначения являются 16-ти раз-

рядными. Регистровая модель 32-х разрядной архитектуры является

полностью совместимой с предыдущими моделями процессора. РОНы

подразумевают как явное, так и неявное использование.

Регистры общего назначения

Рис. 28. РОНы.