Сушкин И.Н. Вычислительная техника и информационные технологии. Практикум

Подождите немного. Документ загружается.

ФЕДЕРАЛЬНОЕ АГЕНСТВО ПО ОБРАЗОВАНИЮ

СИБИРСКИЙ ФЕДЕРАЛЬНЫЙ УНИВЕРСИТЕТ

УЧЕБНОЕ ПОСОБИЕ ПО ЦИКЛУ ПРАКТИЧЕСКИХ ЗАНЯТИЙ

ПО ДИСЦИПЛИНЕ

«Вычислительная техника информационные технологии»

Красноярск

2007

УДК 621.382.049.77(07)

Учебное пособие по циклу практических занятий по дисциплине

ВТиИТ для студентов специальности 210300.62 – «Инфокоммуникационные

технологии и системы связи» / Сост. И. Н. Сушкин. Красноярск: СФУ, 2007.

41 с.

1. РЕАЛИЗАЦИЯ ОДНОПРОЦЕССОРНОЙ СИСТЕМЫ

1.1. Этапы проектирования микропроцессорных систем

Микропроцессорная система может быть описана на различных уров-

нях абстрактного представления. Существующую микропроцессорную сис-

тему можно описать на любом известном уровне представления, но в началь-

ной стадии проектирования ее можно описать только на концептуальном

уровне. В процессе разработки системы происходит переход от одного уров-

ня ее представления к другому, более детальному. Каждая абстракция несет в

себе только информацию, которая соответствует данному уровню, и не со-

держит каких-либо сведений относительно более низких уровней.

Структурный уровень создается компонентами микропроцессорной

системы: микропроцессорами, запоминающими устройствами, устройствами

ввода/вывода, внешними запоминающими устройствами, каналами связи.

Микропроцессорная система описывается функциями отдельных устройств и

их взаимосвязью, информационными потоками.

Программный уровень разделяется на два подуровня: команд процес-

сора и языковой. Микропроцессорная система интерпретируется как после-

довательность операторов или команд, вызывающих то или иное действие

над некоторой структурой данных.

Логический уровень присущ исключительно дискретным системам. На

этом уровне выделяются два подуровня: переключательных схем и регистро-

вых пересылок. Подуровень переключательных схем образуется вентилями и

построенными на их основе операторами обработки данных. Переключа-

тельные схемы подразделяются на комбинационные и последовательност-

ные; первые в отличие от последних не содержат запоминающих элементов.

Поведение системы на этом уровне описывается алгеброй логики, моделью

конечного автомата, входными/выходными последовательностями 1 и 0.

Комбинационные схемы представляются таблицей истинности, в которой

каждому входному набору значений сигналов ставится в соответствие набор

значений сигналов на выходах. Последовательностные схемы могут описы-

ваться диаграммами или таблицами входов/выходов, в которых определены

взаимно однозначные соответствия между входами схемы, внутренними со-

стояниями (комбинациями значений элементов памяти) и выходами. Поду-

ровень регистровых пересылок характеризуется более высокой степенью аб-

страгирования и представляет собой описание регистров и передачу данных

между ними. Он включает в себя две части: информационную и управляю-

щую. Информационная часть образуется регистрами, операторами и путями

передачи данных. Управляющая часть определяет зависящие от времени сиг-

налы, инициирующие пересылку данных между регистрами.

Схемный уровень образуется резисторами и конденсаторами. Показа-

телями поведения системы на этом уровне служат напряжение и ток, пред-

ставляемые в функции времени или частоты. Этот уровень описания дис-

кретной системы широко используется в описаниях аналоговых систем и не

является ни наинизшим из возможных, ни достаточным для полной характе-

ристики системы.

Микропроцессорные системы по своей сложности, требованиям и

функциям могут значительно отличаться надежностными параметрами, объ-

емом программных средств, быть однопроцессорными и многопроцессорны-

ми, построенными на одном типе микропроцессорного набора или несколь-

ких, и т. д. В связи с этим процесс проектирования может видоизменяться в

зависимости от требований, предъявляемых к системам. Например, процесс

проектирования МПС, отличающихся одна от другой содержанием ПЗУ, бу-

дет состоять из разработки программ и изготовления ПЗУ. При проектирова-

нии многопроцессорных систем, содержащих несколько типов микропро-

цессорных наборов, необходимо решать вопросы организации памяти, взаи-

модействия с процессорами, организации обмена между устройствами сис-

темы и внешней средой, согласования функционирования устройств, имею-

щих различную скорость работы, и т. д. Ниже приведена примерная последо-

вательность этапов, типичных для создания микропроцессорной системы:

- формализация требований к системе;

- разработка структуры и архитектуры системы.

- разработка и изготовление аппаратных средств и программного

обеспечения системы.

- комплексная отладка и приемосдаточные испытания.

Этап 1. На этом этапе составляются внешние спецификации, перечисля-

ются функции системы, формализуется техническое задание (ТЗ) на систему,

формально излагаются замыслы разработчика в официальной документации.

Этап 2. На данном этапе определяются функции отдельных устройств и

программных средств, выбираются микропроцессорные наборы, на базе ко-

торых будет реализована система, определяются взаимодействие между ап-

паратными и программными средствами, временные характеристики отдель-

ных устройств и программ.

Этап 3. После определения функций, реализуемых аппаратурой, и

функций, реализуемых программами, схемотехники и программисты одно-

временно приступают к разработке и изготовлению соответственно опытного

образца и программных средств. Разработка и изготовление аппаратуры со-

стоят из разработки структурных и принципиальных схем, изготовления про-

тотипа, автономной отладки. Разработка программ состоит из разработки ал-

горитмов; написания текста исходных программ; трансляции исходных про-

грамм в объектные программы; автономной отладки.

Этап 4. Комплексная отладка.

1.2. Реализация однопроцессорной системы,

работающей в минимальном режиме

1.2.1. Организация шины адреса, шины данных и шины управления

Шина – это множество проводников, предназначенных для передачи

информации между объектами вычислительной системы. Различают внут-

реннюю и внешнюю шины. Так как внутренняя шина обычно находится в

микросхеме и её организация зависит от устройства, точная конфигурация её

не представляет интереса для пользователей. Внешние же шины имеют такие

характеристики, которые необходимо учитывать при проектировании общей

архитектуры вычислительной системы.

В операции передачи данных выводимый первым адрес необходимо

зафиксировать до того, как шина используется для передачи данных. Поэто-

му при разработке микропроцессорной системы возникают задачи разде-

ления (демультиплексирования) шины адреса/данных (ША/Д) и буфери-

рования шин адреса (ША) и шин данных (ШД). На рис. 1 представлена

структурная схема ЦП на основе ВМ86. Первая задача решается с по-

мощью ИС К1810ИР82/83, выполняющих функции адресной защелки.

В микропроцессоре 8086 контакт ВНЕ определяет, передаётся ли байт по

линиям AD15-AD8. Сигнал ВНЕ =0 показывает, что старшие линии данных

используются, в противном случае байт передаётся только по линиям AD7-

AD0. Два сигнала ВНЕ и А0 указывают подключённым к шине интерфейсам,

каким образом данные должны появиться на шине. Так как сигнал ВНЕ

формируется в том же интервале времени, что и адресные сигналы, то его

также необходимо зафиксировать в защелке, поэтому изображенные на

рис.1 два 8-битовых регистра К1810ИР82 обеспечивают запоминание 15

разрядов адреса. Для доступа к памяти максимальной емкостью 1 Мбайт не-

обходимо подключить еще один регистр, на который подаются оставшиеся

старшие разряды AD15, A19/S 6 – A16/S3. Сигнал строба на выводе STB ре-

гистра фиксирует биты, поданные на линии входных данных DI7–DI0 (DI7–

date in 7), поэтому вход STB соединяется с выходом ALE, а входы DO7-DO0

(DO7 – date out 7) регистра защёлки подключаются к восьми линиям адреса.

Сигнал ОЕ разрешает выходы DO7–DO0 регистра-защёлки, причём ОЕ=1

переводит выходы в высокоимпедансное состояние. В однопроцессорных

системах без контроллера ПДП этот контакт заземляется.

Вторая задача решается с помощью двунаправленных 8-битовых шин-

ных формирователей К1810ВА86/87 (I8286), которые усиливают сигналы

системной шины данных. Каждая микросхема содержит 16 тристабильных

элементов – 8 приёмников и 8 драйверов (передатчиков). Следовательно, для

обслуживания всех 8 линий данных в микросхеме 8088 необходима одна

микросхема, а для 16 линий данных в микропроцессоре 8086 – две таких

микросхемы. Микросхемы также должны обеспечивать три выходных со-

стояния, чтобы можно было организовать прямой доступ к памяти. В этом

случае после перевода МП в состояние захвата эти усилители переходят в

третье состояние по сигналу РМ (BUSEN), поступающему от контроллера

ПДП. Если захват шин и обмен данными по ПДП не предусмотрен, то необ-

ходимость в таком переключении отпадает.

Рис. 1. Структурная схема ЦП на основе ВМ86

Третьей компонентой является генератор синхронизации К1810ГФ84

(I8284А). Кроме формирования последовательности импульсов с постоянной

частотой, он осуществляет привязку сигнала готовности (RDY) и cброса

(RES) к импульсам синхронизации. Хотя эти сигналы могут поступить в лю-

бой момент времени, микросхема не превращает их в выходные сигналы

READY и RESET до среза импульса синхронизации того такта, в котором они

восприняты.

Организация шины управления в минимальном режиме. Для обраще-

ния к памяти или внешним устройствам введено понятие совмещённой и

раздельной адресации, т. е. ввод и вывод данных может осуществляться дву-

мя способами: с использованием адресного пространства ввода – вывода и с

использованием общего с памятью адресного пространства, т. е. с отображе-

нием на память.

При первом способе применяются специальные команды IN (ввод) и

OUT (вывод), которые обеспечивают передачу данных между аккумулятора-

ми AL или АХ и адресуемыми портами. При выполнении этих команд вырабаты-

вается сигнал М/IO = 0, который идентифицирует выбор пространства ввода –

вывода и в совокупности с сигналами WR и RD позволяет сформировать сис-

темные сигналы IOW и IOR для управления операциями записи данных в

порт и чтения из порта.

Команды IN и OUT могут использовать прямую адресацию, когда адрес

порта содержится в виде константы во втором байте команды, и косвенную

адресацию, когда адрес располагается в регистре DX. В первом случае можно

адресовать по 256 портов для ввода и вывода данных. Во втором обеспечива-

ется адресное пространство до 64К 8-битовых портов или до 32К 16-битовых

портов. Косвенная адресация позволяет вычислять адреса портов при выпол-

нении программы и удобна при организации вычислительных циклов для об-

служивания нескольких портов с помощью одной процедуры.

При втором способе адреса портов размещаются в общем адресном

пространстве и обращение к ним не отличается от обращения к ячейкам па-

мяти. Это повышает гибкость программирования, так как для ввода — выво-

да можно использовать любую команду с обращением к памяти при любом

способе адресации. Так, команда MOV позволяет передавать данные между

любым общим регистром или ячейкой памяти и портом ввода – вывода, а ло-

гические команды AND, OR, XOR и TEST позволяют манипулировать битами

в регистре порта. При этом, однако, следует учитывать, что команды с обра-

щением к памяти имеют больший формат и выполняются дольше, чем про-

стые команды IN и OUT. Кроме того, несколько усложняется дешифрирова-

ние 20-битового физического адреса порта и сокращается число адресов, ко-

торые могут использоваться для ячеек памяти.

Микропроцессор может передавать по шине байт или слово в/из ВУ.

Чтобы слово передавалось за один цикл шины, адрес ВУ должен быть чет-

ным. Адрес байтового ВУ может быть четным или нечетным, и соответст-

венно порты этих внешних устройств подключаются к линиям младшего и

старшего байта шины данных. Для раздельного обращения к этим портам

дешифрирование адресов осуществляется, как уже говорилось выше, с уче-

том сигналов на линиях ВНЕ и А0.

Рис. 2. Максимальный режим

Организация шины управления в максимальном режиме. Максималь-

ный режим используется в структурах микропроцессорных систем повышен-

ной сложности. Он устанавливается при заземлении вывода

MNMX

. Режим

характеризуется тем, что устанавливаются дополнительные управляющие

сигналы, обеспечивающие совместную работу микропроцессора с другими

микропроцессорами, арифметическими сопроцессорами или процессорами

ввода-вывода. При установке максимального режима изменяется назначение

восьми выводов микропроцессора. Шина адреса и шина данных формируется

таким же способом, как и в минимальном режиме.

На рис. 2 приведена типичная конфигурация максимального режима.

На выводы

в тактах Т1, Т2 и Т4 выводится код состоя-

ния микропроцессора, характеризующий текущий цикл и определяющий

способ использования ША/ШД. Коды состояний приведены в табл. 1. За счет

кодирования кодов состояния освобождается ряд выводов. Код состояния по-

зволяет выработать все необходимые управляющие сигналы при помощи

внешнего средства – системного контроллера К1810ВГ88.

Декодирование сигналов

с помощью контроллера сис-

темной шины К1810ВГ88 (I8288) позволяет сделать полную развязку ША,

ШД и управляющей шины. С его помощью реализуется раздельная адреса-

ция ВУ и памяти.

Схема системного контроллера приведена на рис. 3. В схему входят

дешифратор состояний, формирователи управляющих и командных сигналов

и схема управления. Работа схемы тактируется импульсами с тактового гене-

ратора. Входы ,

AENCEN

IOB

необходимы для организации работы в мно-

гопроцессорной системе. Сигнал

AEN

служит для разрешения выдачи семи

управляющих сигналов, поступающих с формирователей командных сигна-

лов. Сигнал

CEN

разрешает как выдачу командных сигналов, так и выдачу

сигналов управления

DEN

PDEN

Таблица 1

SТ0 SТ1 SТ2 Тип цикла

0 0 0 Подтверждение прерывания (INTA)

0 0 1 Чтение порта (IORD)

0 1 0 Запись в порт (IOWR)

0 1 1 Останов (Halt)

1 0 0 Выборка кода

1 0 1 Чтение памяти (MEMRD)

1 1 0 Запись в память (MEMWR)

1 1 1 Пассивное состояние

Сигналы

AEN

CEN

подаются с арбитра шин К1810ВБ89. Вход

IOB

используется для задания режима работы системного контроллера на него по-

дается постоянный потенциал логической «1» или «0». При

IOB

=1 системный

контроллер функционирует в режиме шины ввода – вывода, а при

IOB

=0 – в

режиме системной шины. Сигналы

DEN

()

PDEN

используются, как и

в минимальном режиме, для разрешения или запрещения работы приемопере-

датчиков шин данных в зависимости от потенциалов на входе

IOB

Командные сигналы вырабатываются системным контроллером (рис. 3)

в режиме системной шины (при

IOB

= 0) в соответствии с кодом состояния

при наличии разрешающего сигнала

AEN

. Сигнал

MCE

ис-

пользуется только при каскадировании контроллеров прерываний и служит

для считывания адреса ведомого контроллера приоритетных прерываний.

Сигналы

IOWC

IORC

служат для ВУ командами записи и чтения инфор-

мации с шины данных, сигналы

MRDC

MWTC

– командами чтения и за-

писи соответственно. Сигналы

AIOWC

AMWC

– сигналы опережающей

записи для ВУ и памяти и служат для их подготовки к записи информации.

Выходной сигналы

INTA

определяет начало обработки запроса преры-

вания от ВУ.

Назначение сигнала

()

ALESTB

такое же, как и в минимальном режиме:

защелкивание адреса в буферном регистре.

Рис. 3. Структура системного контроллера К1810ВГ88

1.2.2. Организация памяти в микропроцессорах I8086/88

Память для процессоров 8086/8088 представляется в виде линейной по-

следовательности байт. Для обращения к памяти процессор (совместно с

внешней схемой) формирует шинные сигналы MEMWR (Memory Write) и

MEMRD (Memory Read) для операций записи и считывания соответственно.

Охват пространства адресов размером 1 Мб обеспечивается 20-разрядной

шиной адреса. Логически память разбивается на сегменты размером по 64