Певцов Е.Ф., Смирнов А.Н. Методические указания по выполнению лабораторных работ: Проектирование цифровых схем на основе ПЛИС

Подождите немного. Документ загружается.

ФЕДЕРАЛЬНОЕ АГЕНТСТВО

ПО ОБРАЗОВАНИЮ

Государственное образовательное учреждение

высшего профессионального образования

МОСКОВСКИЙ ГОСУДАРСТВЕННЫЙ ИНСТИТУТ

РАДИОТЕХНИКИ, ЭЛЕКТРОНИКИ И АВТОМАТИКИ

(ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ)

Факультет электроники

Подлежит возврату

№____

Методические указания

по выполнению лабораторных работ

ПРОЕКТИРОВАНИЕ

ЦИФРОВЫХ СХЕМ НА ОСНОВЕ ПЛИС

Для студентов специальностей

072000, 190400, 190700,

200100, 202100, 200300

МОСКВА

2006

Составители: Е.Ф. Певцов, к.т.н., доцент каф. ФКС МИРЭА

А.Н. Смирнов, к.ф.-м.н., проф. каф. ВТ МИРЭА

Редактор Е.Ф. Певцов

Учебно-методические указания для выполнения лабораторных

работ по основам проектирования устройств на основе програм-

мируемых логических интегральных схем в среде ISE 8.1.3

Xilinx предназначены для

студентов, обучающихся по направле-

нию 654300 и специальностям 072000, 190400, 190700, 200100,

202100, 200300, специализирующихся в области проектирования

и применения электроники, цифровой схемотехники, систем

цифровой обработки сигналов, а также студентов других специ-

альностей, изучающих общие дисциплины по прикладному про-

граммированию и вычислительной технике.

Печатаются по решению редакционно-издательского совета

Университета.

2006

Введение

При составлении данного учебного пособия авторы стреми-

лись решить задачу помочь учащимся составить представление о

процессе разработки устройств на основе ПЛИС и получить пер-

воначальные навыки проектирования современных цифровых

электронных схем. Рассматриваемые практические задания и ми-

нимальные теоретические сведения ориентированы на использова-

ние элементной базы компании Xilinx и соответствующей интегри-

рованной

среды проектирования (Integrated Software Environment)

ISE 8.1.3. В качестве основного языка для описания модулей про-

ектирования в примерах и заданиях пособия принят язык VHDL,

являющийся сегодня фактическим международным стандартом

систем автоматического проектирования (САПР) в электронике.

Авторы выражают благодарность компании Xilinx [1], ока-

завшей в рамках своей программы XUP помощь Университету в

приобретении самого современного программного обеспечения и

оборудования, а

также «КТЦ «ИнлайнГрупп» [2], сотрудничество

с которым позволило в короткие сроки организовать учебный

практикум по ПЛИС.

1. Общие сведения о проектировании СБИС

Процесс проектирования современных СБИС носит после-

довательный характер синтеза полупроводникового устройства

микро- и наноэлектроники, обеспечивающего выполнение опре-

деленных функций, конкретизированных в техническом задании

на разработку. При проектировании СБИС выделяют функцио

нальную, структурную и топологическую области анализа и

синтеза. Каждая из этих областей имеет свое многоуровневое

представление. Например, рассматривая структурную организа-

цию, выделяют следующие уровни иерархии:

− структурные блоки образуют «уровень Процессор, Память,

Коммутатор» (Processor, Memory, Switch или PMS-level);

− функциональные блоки, обеспечивают выполнение соответст-

вующих функции верхнего уровня и образуют уровень регистров

регистровых связей (Register Transfers Level или RTL-level);

− каждый из регистров состоит из элементарных логических яче-

ек, представленных на уровне логических вентилей (Gates,

Gates-level);

− любая логическая ячейка состоит в свою очередь из элементар-

ных исполнительных элементов, например, транзисторов, обра-

зующих соответствующий уровень (Transistors level).

Проектирование начинается с алгоритмического уровня и

заканчивается на уровне так называемых полигонов, представ-

ляющих собой послойные маски (фотошаблоны) для изготовле-

ния кристалла. Взаимосвязь и взаимодействие различных уров-

ней при анализе и

синтезе современных СБИС наглядно иллюст-

рируются диаграммой Гайского-Кана (подробнее см.

[3 - 5]), при-

веденной на рис. 1.

Структурная

(Structural)

Геометрическая

(Geometric)

Функциональная

(Functional)

Уровень

“Процессор, Память,

Коммутатор”

Регистровый уровень

Алгометрический

уровень

(PMS-level)

(Register-Transfer

Level, RTL)

Вентильный уровень

(Gates)

Уровень транзисторов

(Transistors)

Булевская логика

Дифференциальные

уравнения

(Маски для

изготовления СБИС)

Стандартные ячейки

Компоновочный план

кристалла

Полигоны

Топология ячеек

(Standard Cells)

(Floor plan)

(Polygons)

(Sticks)

Рис. 1. Диаграмма Гайского-Кана (Gajsky and Kuhn).

Области и уровни моделирования при проектировании СБИС.

Современный подход к проектированию СБИС основывает-

ся на все более широком применении систем автоматического

проектирования (САПР). Англоязычные названия - Computer De-

sign Aids (CAD) или Engineering Design Automation (EDA).

Группа проектировщиков СБИС, разделив устройство на

функциональные модули (Block-based design), выполняет про-

ектирование схемы на логическом уровне в среде САПР и моде-

лирует ее работоспособность, используя специально разработан-

ный комплекс тестов. Далее проект передается фирме-

производителю (Application Specific Integrated Circuit vendor), ко-

торая с учетом своей специфики производства (материалы, обо-

рудование, типовые технологические процессы и т.п.) воплощает

разработку на физическом уровне, т.е. изготавливает непосредст-

венно сами кристаллы.

Важным шагом в эволюции технологии построения систем на

СБИС является проектирование систем на кристалле (CнК, англ.:

Systems-on-a-chip, SoC), отличительной особенностью которого яв-

ляется использование функционально законченных готовых ком-

понентов из разных источников. Такие готовые блоки называют

сложными функциональными блоками (СФ-блоками

) или IP-

блоками, IP-модулями, IP-ядрами (от англ. Intellectual Property)

Различают три основных класса IP-блоков. Программные

IP-блоки – это коды на языке описания аппаратуры, которые не

привязаны к конкретной реализации и, следовательно, нельзя

дать точный прогноз о таких характеристиках ИС, которые зави-

сят от технологии (потребляемая мощность, временные задержки

и т.п.). Схемотехнические блоки специфицированы

в виде схем,

без привязки к топологической реализации и соответствуют вен-

тильному уровню описания ИС. Физические или топологиче-

ские блоки представляют собой реализацию блока в топологии

на кристалле и полностью привязаны к конкретной технологии.

Таким образом, разработка современных СБИС и СнК – мно-

гоступенчатый процесс, в котором основную роль играет кропот-

ливое проектирование будущего изделия как комплекса взаимосвя-

занных виртуальных компонент (коды описания аппаратуры, схе-

мы, системы тестов параметры и результаты моделирования и др.).

Из-за очень большого объема данных при проектировании

СБИС нецелесообразно и практически невозможно использовать

традиционное графическое представление схем и блоков. Фунда-

ментальной основой современных методов автоматизированного

проектирования служит

теорема о реализуемости любой сложной

логической функции в виде комбинации базисных функций.

Процесс получения функционально-структурной схемы по

алгоритмическому описанию называют высокоуровневым синте-

зом, в то время как построение на основе функционально-

структурной схемы логической схемы устройства из заданных ба-

зисных логических элементов носит название логического синте-

за. Для алгоритмического описания используются специализиро-

ванные для этого высокоуровневые языки программирования.

В настоящее время фактическим

стандартом в проектирова-

нии СБИС и СнК стал язык VHDL. Этот язык также широко при-

меняется для проектирования систем на основе специального

класса СБИС - программируемых логических интегральных схем

(ПЛИС). Программу, осуществляющую синтез схемы по алго-

ритмическому описанию называют компилятором. Сборку от-

дельных откомпилированных программных модулей в исполняе-

мую программу осуществляет специальная

программа редактора

связей (LINK). Спецификой компиляции при моделировании

VHDL-кодов является преобразование в промежуточный язык, с

которым оперируют специальные программы моделирования.

Детально о структуре ПЛИС и о проектировании систем на

них можно прочесть в книгах [6 и 7]. Основным средством созда-

ния логических схем в ISE является язык описания аппаратуры

HDL (Hardware Description Language).При этом в среде

сохранена

возможность описания работы схемы, как при помощи графиче-

ских средств разработки, так и при помощи диаграмм состояний.

В данной лабораторной работе рассматривается создание схем

при помощи одной из разновидностей HDL – VHDL (здесь бук-

вой V обозначена другая аббревиатура – VHSIC, что означает

Very High Speed Integrated Circuit). Таким образом, VHDL – это

язык описания сверхбыстродействующих интегральных схем.

Более полные сведения по

языку VHDL можно получить, напри-

мер, изучив учебники [4 и 5].

2. Начальные сведения о ПЛИС

Программируемые интегральные логические схемы пре-

доставляют возможности быстрого создания цифровых уст-

ройств с задаваемой пользователем внутренней структурой. Из-

менение принципиальной электрической схемы СБИС в кри-

сталле ПЛИС выполняется путем перепрограммирования. В ре-

зультате цикл создания сложных цифровых устройств,

включая

разработку многопроцессорных систем и систем параллельной

обработки больших массивов данных с накоплением, может со-

ставлять буквально несколько дней. Значительно сокращается и

стоимость всего проекта в целом, т.к. СБИС ПЛИС с топологи-

ческими нормами до 90 нм выпускаются серийно и вполне дос-

тупны на рынке.

В настоящее время наиболее распространены ПЛИС с

двумя

разными архитектурами: 1) CPLD (Complex Programmable Logic

Device) – устройства, использующие для хранения конфигурации

энергонезависимую (Flash или EEPROM); и 2) FPGA (Field Pro-

grammable Gate Array) – устройства, использующие для хране-

ния конфигурации энергозависимую память, загружаемую от спе-

циального теневого ПЗУ после включения питания.

Микросхема CPLD состоит из матрицы однотипных логиче-

ских макроячеек (см. рис. 2).

Рис. 2. Типовая макроячейка ПЛИС CPLD Xilinx.

D/T Q

Product

Term

Allocator

54 Global

Set/Reset

Global

Clocks

FastConnect

Switch Matrix

⎬

I/O

Blocks

OUT

PTDE

Additional

Product

Terms

from other

macrocells

Product Term Set

Product Term Clock Enable

Product Term Clock

Product Term Reset

Product Term OE

Additional

Product

Terms

from other

macrocells

В каждой макроячейке имеется D-триггер и распределитель

термов (Product Term Allocator), способный синтезировать логи-

ческую функцию 54 (серии XC9500XL и XC9500VX) или 36

(XC9500) переменных. Такая внутренняя структура макроячеек и

комбинированные перепрограммируемые соединения нескольких

макроячеек позволяют реализовать на их базе разнообразные

цифровые модули и схемные решения.

Соединения макроячеек, образующих функциональные бло-

ки, буферных блоков ввода-вывода (Input/Output block, IOB) и

подключение

внешних выводов реализуются с помощью входя-

щих в состав кристалла специальных трассировочных логических

устройств (матриц Fast Connect). Структурная схема микросхемы

ПЛИС семейства CDLD XC9500XL изображена на рис. 3.

Рис. 3. Структурная схема ПЛИС XC9500XL.

Дополнительно на кристалл могут быть помещены специ-

альные элементы, позволяющие организовать синхронную работу

схемы, обеспечивающие высокие показатели по быстродействию

Контроллер

JTAG

Контроллер ISP

Порт JTAG

⎨

I/O

I/O/GCK

I/O/GSR

I/O/GTS

Блоки

В/В

Блок 1

Ячейки 1-18

Блок 2

Ячейки 1-18

Блок 3

Ячейки 1-18

Блок N

Ячейки 1-18

Матрица “FastCONNECT”

(блок Global Clock или GCK), а также специальные элементы, вы-

полняющие начальную установку (Global Set/Reset, GSR) и пере-

вод выходных буферов в состояние с высоким импедансом (Global

Tri-State, GTS). Контроллеры стандартного интерфейса програм-

мирования конфигурационной памяти JTAG JTAG и флеш-ПЗУ

также расположены на кристалле, что обеспечивает возможность

перепрограммирования ПЛИС CPLD непосредственно в системе

(in-system programmable) с помощью специальных выделенных

выводов для перепрограммирования

микросхемы.

Микросхемы FPGA (см. рис .4) используют энергозависи-

мую статическую память, и каждый раз в начале работы требуют

процедуры загрузки конфигурационной информации.

D Q

DIN

Мультиплексоры, управляемые

конфигурационной памятью

H1 H

D Q

Рис. 4. Структурная схема базового блока FPGA семейства мик-

росхем Spartan, выпускаемых фирмой Xilinx.

Основным элементом FPGA семейств, разрабатываемых фир-

мой Xilinx, является конфигурируемый логический блок (Configur-

able Logic Block, CLB). В состав CLB входят два D-триггера и два

логических генератора (Look-Up Table, LUT), каждый из которых

имеет четыре входа и образует, таким образом, базовый блок стати-

ческой памяти с организацией 16х1. Это дает возможность исполь-

зовать в проектах блоки распределенной памяти c синхронным или

асинхронным

интерфейсом и двумя портами. Типовая микросхема

ПЛИС, выполненная по технологии FPGA изображена на рис. 5.

Рис. 5. Структура ПЛИС FPGA семейства Spartan.

В ПЛИС FPGA матрица конфигурируемых логических бло-

ков CLB, окружена по периферии кристалла интерфейсными бло-

CLB

B-SCAN

OSC

RDBK

START-

IOB