Гласман К.Ф., Покопцева М.Н. Цифровые устройства и микропроцессоры (часть 1)

Подождите немного. Документ загружается.

КОМБИНАЦИОННЫЕ УСТРОЙСТВА

ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, реализующий функцию

РАВНОЗНАЧНОСТЬ (рис. 2.7). Два -разрядных числа сравниваются

поразрядно с помощью элементов, выходы которых подключаются к

схеме И с входами (рис. 3.28). Если значения чисел во всех разрядах

одинаковы, на выходе устанавливается единичный уровень, если они

отличаются хотя бы в одном разряде - нулевой.

A=B

Рис. 3.28. Схема определения равенства двух чисел

Универсальный компаратор должен не только устанавливать

равенство или неравенство чисел, но и определять, какое из двух чисел

больше. Таблица истинности одноразрядного компаратора (табл. 3.8)

позволяет составить логические функции, определяющие выходные

переменные компаратора:

.;; baybababaybay

BABABA

⋅=⊕=⋅+⋅=⋅=

<=>

Таблица 3.8

Таблица истинности одноразрядного компаратора

0 0 0 1 0

0 1 0 0 1

1 0 1 0 0

1 1 0 1 0

Схема, составленная в соответствии с этими функциями , приведена

на рис. 3.29. Аналогичным образом можно составить схему

многоразрядного компаратора.

A < B

A<B

A > B

A>B

A = B

A=B

= =

а) б)

Рис. 3.29. Одноразрядный компаратор: а – схема;

б - УГО

Пример ИС:

К531СП1 - 4-разрядная схема сравнения чисел (рис. 3.30).

Компаратор СП1 имеет также входы A>B, A=B и A<B. Они

позволяют наращивать разрядность сравниваемых чисел. Если

сравниваемые числа неодинаковы, то значения уровней на этих входах не

оказывает влияния на выходы. Работа компаратора при А=В описывается

данными приведенными в табл. 3.9. Схема 8-разрядного компаратора ,

иллюстрирующая возможный метод наращивания разрядности

сравниваемых чисел, приведена на рис. 3.31.

A<B

A>B

A=B

= =

Рис. 3.30. 4-разрядный компаратор К531СП1 – схема

сравнения чисел

ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 1

КОМБИНАЦИОННЫЕ УСТРОЙСТВА

A<B A<B

A<B

A>B A>B

A>B

A=B A=B

A=B

B2 B2

“1“

B3 B3

A2 A2

A1 A1

A3 A3

= = = =

Рис. 3.31. 8-разрядный компаратор на ИС К531СП1

Таблица 3.9

Таблица истинности компаратора К531СП1 при

)3,...,0( =

iBA

Входы Выходы

BA >

BA =

BA >

BA <

0 0 0 1 0 1

1 0 0 1 0 0

0 0 1 0 0 1

1 0 1 0 0 0

x 1 x 0 1 0

3.3.2. Одноразрядные сумматоры

Сумматоры предназначены для сложения чисел, представленных в

двоичн

ом коде. Простейший сумматор служит для сложения

одноразрядных чисел. Схема дл сложения двоичных одноразрядных

чисел

должна подчинятся следующим правилам:

0+0=0, 0+1=1, 1+0=1, 1+1=10.

Если каждое из в старший

разряд

о с

чисел равно 1, то происходит перенос

, поэтому схема должна иметь два выхода: один - для формирования

разрядной суммы, т.е. части суммы, относящейся к данному разряду,

второй - для переноса в следующий по старшинству разряд. Если

представить значения чисел логическими переменными

разрядную сумму и перенос -

, то работу сумматора мо пи

таблицей истинности (табл. 3.10), по данным которой составляются

логические функции выходных переменных:

жно ать

;

001

0000000

bac

bababaS

⋅=

⊕=⋅+⋅=

Таблица 3.10

Таблица истинности полусумматора

0 0 0 0

0 1 1 0

1 0 1 0

1 1 0 1

Разрядную сумму п оля получить емент ИСКЛЮЧАЮЩЕЕ

ИЛИ, перенос - элемент . в соответствии с

полученными логическими нкц ми, иве на на рис. 3.32. Эта схема

называ

в ( а

озв ет эл

И Схема, построенная

фу ия пр де

ется полусумматором, так как при сложении многоразрядных чисел

ее можно применить только самом младшем разряде он не имеет входа

переноса).

а) б)

Рис. 3.32. Полусумматор: а – схема; б - УГО

Полный сумматор должен позволять складывать три числа

(значения чис ос из младшего

разряда . 3.11.

Из этого следует, что полный сумматор можно реализовать из двух

полусумматоров и элемента ИЛИ (рис. 3.33).

ел в суммируемом разряде

и перен

). Логика работы полного сумматора отражена в табл

Составляя логические функции выходных п ременных и выполняя

некоторые упрощения, находим

.)(

;)(

000001

000

cbabac

cbaS

⋅⊕+⋅=

⊕⊕

ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 1

КОМБИНАЦИОННЫЕ УСТРОЙСТВА

HS SM

а) б)

Рис. 3.33. Полный одноразрядный сумматор:

а – схема; б - УГО

Таблица 3.11

Таблица истинности полного одноразрядного сумматора

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

Пример ИС:

К155ИМ1 - одноразрядный полный сумматор.

3.3.3. Сумматоры с последовательным переносом

Для сложения двух n-разрядных двоичных чисел необходимо

использовать (n-1) полных и один полусумматор (для самого младшего

разряда. Выход переноса каждого разряда подключается ко входу переноса

следующего по старшинству разряда. Для возможности наращивания

разрядности суммируемых чисел и в самом младшем разряде ставят

полный сумматор (рис. 3.34). Значения суммы и переноса и примут

истинное значение после того, как закончится выполнение операций в

самом младшем сумматоре и поступит сигнал переноса . Верное

значение и будет получено после того, как сигналы переноса

последовательно сформируются в каждом сумматоре. Поэтому такие

схемы называются сумматорами с последовательным переносом.

C1 C1 C1

4123

S0 S0 S0

301

sss

cccc

aa a

bb b

B0 B0 B0

- 12, +5В - 5

A0 A0 A0

C0 C0 C0

SM SM SM

а)

б)

01 3

Рис. 3.34. 4-разрядный сумматор с

последовательным переносом: а – схема; б

– УГО ИС К155ИМ3

Примеры ИС:

К155ИМ3 - 4-разрядный сумматор с последовательным переносом

(рис.3.34б).

3.3.4. Сумматоры с параллельным переносом

Для уменьшения времени сложения многоразрядных чисел

применяют способ суммирования с параллельным переносом, основанный

на вычислении всех сигналов переноса непосредственно по значениям

входных переменных. Если обозначить

000

bag

⋅

и , то

сигнал переноса полного одноразрядного сумматора можно определить

следующим образом:

000

bap ⊕=

0001

cpgc ⋅+=

Сигнал равен единице тогда, когда перенос в данном разряде

обусловлен значениями суммируемых величин и (

b 1

= ba

Поэтому называют функцией генерации переноса. Сигнал

показывает, передается ли полученный перенос в следующий по

старшинству разряд. В связи с этим называют функцией

распространения переноса.

ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 1

КОМБИНАЦИОННЫЕ УСТРОЙСТВА

Аналогичные функции можно вывести и для остальных разрядов

суммируемых чисел:

00120121222223

001011111111112

;)(

cpppgppgpgcpgc

cppgpgcpgcbabac

⋅⋅⋅+⋅⋅+⋅+=⋅+=

⋅⋅+

⋅

⊕+⋅=

и т.д.

Из полученных формул следует, что сигнал переноса в каждый

разряд может быть вычислен с использованием функций и

непосредственно по значениям входных переменных. Для нахождения

функций генерации и распространения переноса не требуется

дополнительных аппаратурных затрат, так как и определяются в

каждом одноразрядном сумматоре. Поэтому время формирования всех

сигналов переноса одинакового и определяется задержкой

распространения в двух элементах (И и ИЛИ). Схема 4-разрядного

сумматора с параллельным переносом приведена на рис. 3.35. Сигналы

переноса формируются с помощью схемы ускоренного переноса,

работающей в соответствии с приведенными выше формулами.

Необходимые для ее работы функции генерации и распространения

переноса и поступают с одноразрядных сумматоров. Схема

ускоренного переноса формирует также функции генерации и

распространения переноса всего 4-разрядного сумматора и

CC −

определяемые следующим образом:

00012301231232334

cPGcppppgpppgppgpgc ⋅+=⋅

⋅

+⋅⋅+⋅+=

Наличие выходов и

позволяет наращивать разрядность

суммируемых чисел параллельным способом. Для формирования входных

сигналов переноса отдельных 4-разрядных сумматоров можно

использовать схему переноса, идентичную показанной на рис. 3.35. На ее

входы и необходимо подавать выходные сигналы

отдельных 4-разрядных сумматоров с параллельным переносом.

C1 C1 C1

G1 G3

G0 G0

P1 P3

P0 P0

S0 S0 S0

aa a

bb b

B0 B0 B0

A0 A0 A0

SM SM

GRP (Схема ускоренного переноса)

01 3

Рис. 3.35. 4-разрядный сумматор с параллельным

переносом

Примеры ИС:

К155ИП4 - схема ускоренного переноса для 4-разрядных

арифметико-логических устройств К155ИП3.

3.3.5. Устройства для вычитания чисел

Устройство для вычитания чисел, представленных в двоичной

форме, может быть построено на основе сумматора. Рассмотрим

вычитание двух целых положительных n-разрядных чисел и

. Разность (

011

... aaaA

n−

011

... bbbB

n−

−

) можно представить в следующей форме:

D = A – B = A + (C – B) – C .

Если число выбрано так, что нахождение дополнения до ,

т.е. разности ( ), и вычитание можно выполнить без специальных

схем для вычитания, то разность

BC −

действительно определяется с

помощью сумматора. Этому условию удовлетворяет, например, число

, код которого представляет собой n единиц. В этом случае

дополнение до представляет собой поразрядное дополнение числа

до 1:

12 −=

,......12)(

011011

BbbbbbbBC

==−−=−

−−

которое может быть выполнено инвертированием значений всех

разрядов числа . При таком выборе числа разрядность равна

.12 +−+=

BAD

ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 1

КОМБИНАЦИОННЫЕ УСТРОЙСТВА

Если

, то

BA 2)1( >++

, что означает появление единицы

переноса из разряда с индексом (

−

) в разряд с индексом при

суммировании

и 1. Вычитанию из этой суммы соответствует

инверсия разряда переноса. Сумму же позволяет получить -разрядный

сумматор, на входы которого поступают коды

. Для добавления 1

надо подать единичный уровень на вход переноса младшего разряда

сумматора.

Соответствующая приведенному алгоритму схема показана на рис.

3.36.

“1“

Рис.3.36. Схема устройства для вычитания чисел

На выходах сумматора действительно появляется двоичный код

разности:

....211221

011

dddBABABA

nnn

−

=−=−+−−+=−++

Если

, то

BA 2)1( <++

и переноса из разряда с индексом

( ) в разряд с индексом нет (перенос равен нулю). В этом случае на

выходах сумматора появляется двоичный код, равный

1−n

...

)(21121

dddBABABA

−

=−−=+−−+=++

где

ddd

...

11−

- дополнение абсолютной величины разности

BAD −=

до . При этом на инвертированном выходе переноса

единичный уровень. Объединяя эти два случая, и рассматривая

инвертированный выход переноса в качестве знакового разряда, приходим

к выводу, что разность представлена на выходе сумматора в

дополнительном коде (см. разд. 1.6):

[]

⎩

⎨

⎧

<−

>−

−

.0)(,

...

,0)(,...0

011

BAеслиddd

ДК

Описанным способом выполняется вычитание чисел в ИС К155ИП3

С помощью сумматора (без дополнительных инверторов) можно

выполнять арифметические операции над числами со знаком, если их

представить в дополнительном коде. При этом старший разряд будет

носителем информации о знаке. Если исходные данные представлены в

прямом коде, то они могут быть преобразованы в дополнительный код с

помощью схемы рис. 3.37. Пусть на вход поступает число

в прямом

коде:

[]

⎩

⎨

⎧

≤

≥

.0,1

,0,0

012

Aеслиaaa

ПК

Если знаковый разряд

(число

неотрицательное), то

выходное число повторяет входное:

0120123

aaaSSSS

Если ( ), то разряды будут проинвертированы

элементами ИСКЛЮЧАЮЩЕЕ ИЛИ и в сумматоре сложены с 1:

1=S

0<A

012

aaa

0120123

aaaSSSS =

где

012012

aaaaaa

Если на вход подан отрицательный нуль (1000), то он преобразуется

в дополнительный код нуля (0000). Сопоставление этих расчетов с

данными табл. 1.5 подтверждает, что схема действительно преобразует

прямой код в дополнительный. С ее помощью можно выполнить обратное

преобразование.

Рис. 3.37. Преобразователь прямого кода в

дополнительный (или дополнительного в

прямой)

ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 1