Гласман К.Ф., Покопцева М.Н. Цифровые устройства и микропроцессоры (часть 1)
Подождите немного. Документ загружается.
КОМБИНАЦИОННЫЕ УСТРОЙСТВА
61
нечетности числа единиц в разрядах . Затем находится
11
...
−+ ni
gg
ii
gb
=
,
если число единиц четно, и
ii
gb =
, если это число нечетно.
Как оценка четности числа единиц, так и управляемая инверсия
могут быть выполнены с помощью элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.
Выход элемента имеет нулевой уровень при четном количестве единиц на
входах (0 или 2) и единичный - при нечетном. Если надо оценить четность
числа единиц при большем количестве переменных, то можно
использовать последовательное соединение элементов. Схема
преобразования кода Грея в двоичный код, составленная с учетом
описанных выше свойств элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, показана на
рис. 3.17.
b
b
b
3
3
0
1
2
2
1
0
=1
=1
=1
g
g
g
g
b
Рис. 3.17. Преобразование кода Грея в двоичный код
3.1.7. Схемы контроля четности и нечетности
Для применения кодов с обнаружением и исправлением ошибок
необходимы схемы контроля четности (или нечетности) числа единиц в
слове данных, а также формирователи бита паритета.
Схемой, позволяющей определить нечетность числа единиц в
двухразрядном слове данных, является элемент ИСКЛЮЧАЮЩЕЕ ИЛИ
(рис. 2.6). Если число единиц входного слова нечетное, то на выходе
единичный уровень. При четном числе единиц входного слова на выходе
появляется нулевой уровень. Для контроля четности числа единиц в
двухразрядном слове можно использовать элемент ИСКЛЮЧАЮЩЕЕ
ИЛИ-НЕ (рис.2.7). Наращивание разрядов достигается путем
многоступенчатого соединения элементов ИСКЛЮЧАЮЩЕЕ ИЛИ (рис.
3.18). В первой ступени приводится контроль нечетности в парах разрядов
слова. Выходные сигналы первой ступени являются входными для
элементов второй ступени и т.д.
62
Схема рис. 3.18 может также служить формирователем бита четного
паритета. Если число единиц в слове данных нечетное, то , если
четное - то , т.е. в контрольный разряд записывается соответственно
1 или 0.
1=p
0=p
=1
=1
=1
=1
=1
=1
=1
D0
D2
D4
D6
D1
D3
D5
D7
P
Рис. 3.18. Схема контроля нечетности
(формирователь бита четного паритета)
Пример ИС
:
К155ИП2 - 8-разрядная схема контроля четности и нечетности
(рис.3.19).
D4
D5
D6
D7
D1
D0
D2
D3
1
2
8
9
10
11
12
13
3
4
5
6
SE
SO
M2
EI
EO
Рис. 3.19. Схема контроля четности и нечетности
К155ИП2
Микросхема имеет 8 информационных входов , два
управляющих входа (четный
70
....DD
1
E
и нечетный ) и два выхода (выход
четной суммы и выход нечетной суммы ). В зависимости от
значений управляющих сигналов схема может использоваться для
контроля четности и нечетности, а также в качестве формирователя
0E
SE
0S
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 1
КОМБИНАЦИОННЫЕ УСТРОЙСТВА
63
разряда четного и нечетного паритета (табл. 3.5). Для наращивания
разрядности слова данных схемы ИП2 можно соединять последовательно.
При этом четный и нечетный выходы первой схемы подключаются
соответственно к четному и нечетному входам следующей схемы и т.д.
Таблица 3.5
Таблица истинности ИС К155ИП2
Сумма “1”
на входах
E1 E0 SE S0
четное 1 0 1 0
нечетное 1 0 0 1
четное 0 1 0 1
нечетное 0 1 1 0
х 1 1 0 0
х 0 0 1 1
3.2. Мультиплексоры и демультиплексоры
3.2.1. Мультиплексоры
Мультиплексор предназначен для последовательной коммутации
нескольких переменных на один выход. Кроме информационных входов
и выхода , мультиплексор имеет адресные входы .
Двоичный вход представленный переменными , определяет
номер входа, который подключается к выходу (рис. 3.20). При длине
адресного слова
n можно коммутировать на один выход .
входных переменных. Схему мультиплексора можно составить из
дешифратора на
m выходов, схем стробирования и элемента ИЛИ с m
входами (рис. 3.21). Вход стробирования дешифратора будет входом
стробирования мультиплексора. При
10
....
−m
DD
Q
10
....
−n
AA
10
....
−n
AA
n
m 2=
0
=
G
и
0
=
Q
.
0
01 n-1
1
m -1
D
AA
A
D
D
Q
MS
Рис. 3.20. Обобщенная схема мультиплексора
64
A0
A1
D1
D0
D2
D3
Q
Q
MS
G
Q1
Q0
Q2
Q3
A1
A0
GG
DC
&
&
&
&
а) б)
0
0
2
1
1
3
D
A
D
D
A
D
Рис. 3.21. Мультиплексор на 4 входа: а – схема;
б - УГО
Наращивание числа входов мультиплексора можно выполнять
двумя способами. На рис. 3.22а показано построение мультиплексора на 8
входов из мультиплексора на 4 и 2 входа, которые объединены в
пирамидальную систему. На объединенные адресные входы
мультиплексоров первой ступени поступают младшие разряды адресного
кода системы, на вторую ступень подаются старшие разряды адреса.
Выходы мультиплексоров первой ступени являются информационными
входами второй. Аналогично можно построить многоступенчатую систему
на большее число входов.
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 1
КОМБИНАЦИОННЫЕ УСТРОЙСТВА
65
Q
G
0
0
4
4
0
0
2
2
6
6
1
1
5
5
1
1
3
3
7
7
2
2
D
D
D
D
A
A
D
D
D
D
D
D
D
D
A
A
D
D
D
D
A
A
1
а)
б)
A0
A0 A0
A0
A0
A1
A1 A1
A1
D1
D1 D1
D1
D1
D0
D0 D0
D0
D0
D2
D2 D2
D2
D3
D3 D3
D3
MS
MS MS
MS
MS
Q1
Q0
A0
G
DC
Q
GG
Рис. 3.22. Наращивание числа входов
мультиплексора: а – с использованием
мультиплексоров; б - с использованием
мультиплексоров, дешифратора и
элемента ИЛИ
Система, приведенная на рис.3.22б, построена с использованием
мультиплексоров с объединенными адресными входами и дешифратора, на
вход которого поступает старший разряд адресного кода системы.
Благодаря подключению выходов дешифратора ко входам стробирования
мультиплексоров при на выход проходит одна из переменных
, при
0
2
=A
Q
30
....DD
1
2
=
A
- одна из переменных (в зависимости от
кода младших разрядов адреса). При таком способе наращивания числа
74
....DD
66
входов необходимо использовать мультиплексоры со входом
стробирования.
Примеры ИС
:
К555КП1 - мультиплексор на 16 входов со стробированием и
инверсным выходом.
К555КП2 - два мультиплексора на 4 входа с объединенными
адресными входами и раздельными входами стробирования.
К555КП7 - мультиплексор на 8 входов со стробированием (рис.3.23).
A0
A1
A2
D1
D5
D0
4
3
2
1
15
14
13
12
11
10
9
7
5
6
D4
D2
D6
D3
D7
Q
Q
MS
G
Рис. 3.23. Мультиплексор К155КП7
3.2.2. Мультиплексор как универсальная комбинационная
схема
Мультиплексор с адресными входами можно использовать для
реализации произвольной логической функции переменных. Для этого
надо независимые переменные подавать на адресные входы
мультиплексора. При этом каждой комбинации входных переменных будет
соответствовать один из входов , подключаемый к выходу
мультиплексора. К каждому входу надо подвести постоянный уровень
(0 или 1), равный значению логической функции для соответствующей
комбинации входных переменных. В результате выход мультиплексора
будет повторять требуемую функцию переменных.
n
n
i
D
i
D
Q
n
С помощью одного инвертора мультиплексор можно использовать
для реализации произвольной функции
(
)
1
+
n
переменной. На адресные
входы мультиплексора подаются переменных. Эти переменных
(например, ) и определяют номер входа , подключаемого к
n n
12
....
+n
xx
i
D
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 1
КОМБИНАЦИОННЫЕ УСТРОЙСТВА
67
выходу. Для каждой комбинации переменная принимает два
значения - 0 и 1. Значения сравниваются со значениями заданной
логической функции . В результате сравнения - подается на вход
12
....
+n
xx
1
x
1
x
y
D
,
номер которого определяется комбинацией переменных . Это
может быть одна из четырех величин: 0, 1, или
12
....
+n
xx
1
x
1
x
. При этом выход
мультиплексора с адресными входами равен заданной логической
функции переменных.
Q
n
(
1+n
)
На рис. 3.24 приведена схема реализации элемента "1 и только 1" на
мультиплексоре с 4 информационными входами. Выходная переменная
этого элемента равна 1 в том случае, если единичный уровень
присутствует только на одном входе. Логика работы элемента "1 и только
1" с тремя входами отражена в табл. 3.6. В ней также указаны входы
мультиплексора, соответствующие каждой комбинации переменных и
, которые подключены к адресным входам мультиплексора. В
последнем столбце таблицы приведены величины (постоянные или
переменные), которые должны быть на выходе мультиплексора. Для того,
чтобы действительно было бы равно заданной функции , эти
величины подаются на соответствующие входы мультиплексора.
i
D
2
x
3
x
Q
y
A0
A1
D1
D0
D2
D3
Q=y y
MS
2
2
11
3
3
x
x
xx
x
x
1
=1
Рис. 3.24. Элемент «1 и только 1» на мультиплексоре
68
Таблица 3.6
Таблица истинности элемента “1 и только 1”
Х
3
Х
2
Х
1
Y Вход MS Q
0 0 0 0 D
0
0 0 1 1 D
0
1
x
0 1 0 1 D
1
0 1 1 0 D
1
1
x
1 0 0 1 D
2
1 0 1 0 D
2
1
x
1 1 0 0 D
3
1 1 1 0 D
3
0
В качестве второго примера на рис. 3.25 приведена схема
реализации мажоритарного элемента с тремя входными переменными на
мультиплексоре с двумя адресными входами. Функция
y
, описывающая
мажоритарный элемент, равна 1 в том случае, если единичный уровень
присутствует более, чем на половине входов (число входов должно быть
нечетным). Схема построена на основе данных табл. 3.7. Как видно,
наличие инвертора не является обязательным. Мажоритарный элемент
может быть реализован на одном мультиплексоре, хотя количество
переменных и превышает число адресных входов.
A0
A1
D1
D0
D2
D3
Q=y y
MS
2
2
1
“1“
1
3
3
x
x
xx
x
x
≥
M
Рис. 3.25. Мажоритарный элемент на
мультиплексоре
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 1
КОМБИНАЦИОННЫЕ УСТРОЙСТВА
69
Таблица 3.7
Таблица истинности мажоритарного элемента
Х
3
Х
2
Х
1
Y Вход MS Q
0 0 0 0 D
0
0 0 1 0 D
0
0
0 1 0 0 D
1
0 1 1 1 D
1
1
x
1 0 0 0 D
2
1 0 1 1 D
2
1
x
1 1 0 1 D
3
1 1 1 1 D
3
1
3.2.3. Демультиплексоры
Демультиплексор предназначен для последовательной коммутации
одного информационного сигнала
D
на несколько выходов . Код
на адресных входах определяет номер выхода, на который
поступают входные данные (рис. 3.26). Для распределения сигнала на
выходов необходимо иметь адресных входов. Схему
демультиплексора (рис.3.27) можно построить на основе стробирующих
элементов, управляемых выходными сигналами дешифратора.
10
....
−m
QQ
10
....
−n
AA
m
mn
2
log≥
m
0
01 n-1
1
m -1
AA A
D
Q
Q
Q
DMS
Рис. 3.26. Обобщенная схема демультиплексора
70
Q
Q
Q
Q
Q1
Q0
Q2
Q3
A1
A0
DC
&
&
&
&
0
0
2
1
1
3
D
A
A
Рис. 3.27. Демультиплексор на 4 выхода
Сопоставление рис. 3.27 и 3.4 показывает, что схемы
демультиплексора и дешифратора со входом стробирования фактически
совпадают. При этом вход данных
D
может рассматриваться как вход
стробирования . Действительно, при
G
0
=
D
на всех выходах нулевые
уровни, а при
1
=
D
демультиплексор работает как дешифратор. Поэтому
дешифраторы со стробированием называют также дешифраторами-
демультиплексорами.
Примеры ИС:
К555ИД3 - дешифратор-демультиплексор (дешифратор 4-16 с
двумя входами стробирования: демультиплексор на 16 выходов со входом
стробирования).
К555ИД4 - дешифратор-демультиплексор (два дешифратора 2-4;
два демультиплексора на 4 выхода с объединенными адресными входами и
раздельными входами стробирования).
3.3. Арифметические устройства
3.3.1. Компараторы
Компараторы предназначены для сравнения двух чисел,
представленных в двоичном коде. Целью сравнения является определение
одного из трех возможных соотношений чисел
A
и : или
. Результат сравнения отображается активным логическим уровнем
на соответствующем выходе компаратора.
B
BABA >= ;
BA <
Рассмотрим компаратор, устанавливающий равенство чисел.
Критерий равенства - совпадение чисел во всех разрядах двоичного кода.
Для установления равенства одноразрядных чисел можно использовать
элемент
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 1