Ерохин И.И. Конспект лекций по дисциплине Микропроцессорная техника

Подождите немного. Документ загружается.

МК AVR. Программатор АТAVRISP является самым новым и поддерживает

все выпускаемые на сегодня МК AVR с внутрисхемным программированием;

Специализированные наборы разработчика – для разработки и макетиро-

вания встраиваемых устройств (например, АТ90EI для разработки web-серверов).

 ЛЕКЦИЯ 15

МИКРОПРОЦЕССОР I80286

Дальнейшим развитием микропроцессорного комплекта (МПК) серии К580

является МПК К1810 (I8086). В состав комплекта входят следующие микро-

схемы: К1810 ВМ86 – 16-разрядный МП; К1810ГФ86 – тактовый генератор;

К1810ВК88 – системный контроллер; К1810ВН59А – контроллер прерываний;

К1810ВБ89 – арбитр шины.

МП К1810ВМ86 в сравнении с МП К580ВМ80А (I8085) отличается следу-

ющим: более высокая степень интеграции транзисторных структур на крис-

талле; повышена тактовая частота до 8 МГц; введена регистровая память оче-

реди выполняемых команд; повышена разрядность шины данных до 16 и

шины адреса до 20, то есть адресация памяти ёмкостью до 1 Мбайта; расши-

рен набор команд. Данные усовершенствования позволили повысить произво-

дительность МП примерно на порядок.

П р и м е ч а н и е. Вводы-выводы МП показанные курсивом включаются и используются

при максимальном режиме.

1. СТРУКТУРНАЯ СХЕМА МИКРОПРОЦЕССОРА

AH AL

BH BL

CH CL

DH DL

Регистры 2

очереди 3

команд 4

(6 х 8 раз.) 5

Сумматор

адреса (SM)

Регистр CS

- “ - DS

- “ - SS

- “ - ES

- “ - IP

Регистр

обмена

OF EF FP TF SF ZF AF PF CF

16-ти

разрядное

АЛУ

(ALU)

Микропро-

граммное

устройство

управления

(MCU)

Рис.15.1. Структурная

схема МП I8086

Буфер

Адреса/

Данных

A19/S6...A16/S3 - Адрес

BHE/S7 - Разр. адр. 16 / 8

ALE(QS0) - Строб адреса

INTA(QS1) - Подтвер. пр.

RD – Чтение

WR (LOCK) – Запись

M/IO(S2) – Памznm/УВВ

DT/R(S1)– Направл. пер.

DEN(S0)- Разрешен. пер.

TEST – Проверка

READY – Готовность

CLK –Тактов. импульсы

RESET – Сброс

INTR - Маскир. прерыван.

NMI– Немаск. прерыван.

HLDA(RQ/GT1) – Подтв.

HOLD(RQ/GT0) - Захват

MN/MX – Режим работы

A15/D15...A8/D8

(2 ... 16, 39)

Операционное устройство

Устройство сопряжения с шиной

35-

Устройство Управления и Синхронизации

Структурно схему МП можно разбить на три части; операционное устрой-

ство, устройство сопряжения с шиной и устройство управления и синхрони-

зации. Структурная схема МП I8086 приведена на рис.15.1. Операционное

устройство – осуществляет выполнение команд – обработку данных.

Устройство сопряжения с шиной – выполняет действия связанные с форми-

рованием адресов, вызов команд и их хранение до начала выполнения. Управ-

ляющее устройство – формирует сигналы управления, которые обеспечивают

функционирование системного интерфейса.

Регистры операционного устройства. Блок регистров общего назначения

(РОН) состоит из четырёх 16-ти разрядных регистров А, В, С, D. При исполь-

зовании 8-ми разрядных слов каждый регистр разбивается на два 8-ми раз-

рядных, при этом левый (старший) обозначается АН, правый (младший) АL,

аналогично и регистры В, С и D (см. рис.15.1). Если эти регистры использу-

ются как 16-ти разрядные, то они обозначаются – АХ, ВХ, СХ, DX. Выполня-

емые функции этими регистрами; регистр А – функции аккумулятора, В –

функции базового регистра, адресация данных в ОЗУ (в МП К580ВМ80А

близки по функциям пара регистров НL при косвенной адресации), С –

функции счётчика, D – функции хранения данных.

В МП I8086 предусмотрены ещё четыре 16-ти разрядных регистра: BP –

указатель базы; DI – индекс приёмника; SI – индекс источника; SP (из них

лишь регистр SP – указатель стека имеет аналог в МП К580). Данные

регистры используются для формирования адресов.

Регистр признаков (флагов) – 16-разрядный, используются только 9 разрядов

(см. рис. 15.1). Назначение флагов регистра признаков RF: флаг CF – перенос (0-

й бит); PF – чётность (2-й бит); AF – вспомогательный перенос (4-й бит); ZF –

нуль (6-й бит); SF – знак (7-й бит); TF – пошаговый режим (8-й бит); IF –

разрешение прерываний (9-й бит); DF – направление изменения адреса (10-й

бит); OF – переполнение (11-й бит).

Регистры устройства сопряжения с

шиной. Это пять регистров – CS, DS, SS,

ES и IP – указатель команд (лишь регистр

IP имеет аналог в МП К580, к нему близок

по функциональному назначению регистр

РС – счётчик команд). Остальные четыре

регистра предназначены для указания

сегмента памяти, в которой находится

ячейка памяти. Основное назначение ре-

гистров; регистр CS – сегмент програм-

мы, DS – сегмент данных, SS – сегмент

стека, ES – дополнительный сегмент. Ва-

риант последовательного расположения

сегментов в памяти показан на рис.15.2.

Формирование адреса памяти. Приёмы косвенной адресации в МП I8086

более сложные, чем в МП К580, эти приёмы показаны на рис. 15.3. В ОЗУ выде-

ляются области (сегменты) содержащие по 64 Кбайт памяти с последовательно

нарастающими адресами. Для указания начальных адресов сегментов, в зависи-

мости от характера информации, используются соответствующие сегментные

Память

(SS)

(ES)

(DS)

(CS)

Сегмент кода

Сегмент данных

Дополнительный

сегмент

Сегмент стека

Рис. 15.2. Вариант последовательного

расположения сегментов

регистры (CS, DS, SS, ES). Сегментные регистры программно доступны, то

есть в памяти могут быть назначены (установлены) необходимые сегменты.

Исполнительный адрес операнда можно представить, суммой содержимого

указанного в команде (регистре) и представленного в непосредственной форме

(числа) смещения. Формирование исполнительного адреса может производиться

и более сложным путём, обычно используемым при обработке последователь-

ности символов.При этом к некоторой базе, хранящейся в базовом регистре

ВХ или ВР, прибавляется содержимое индексного регистра DI или SI и

смещения.

В зависимости от характера хранимой информации в ячейке, начальным

адресом сегмента является содержимое регистра CS или DS или SS или ES

сдвинутое влево на 4 разряда, а положение ячейки в сегменте определяется

исполнительным адресом. Физический адрес ячейки формируется с помощью

сумматора SM (см. рис.1), путём суммирования начального адреса сегмента с

исполнительным 16-ти разрядным адресом в форме 20-ти разрядной кодовой

комбинации, которая и устанавливается на адресной шине МП. Пример опреде-

ления физического адреса приведен на рис. 15.4.

Блок регистров очереди команд

объёмом 6 байт, позволяет подавать

команды в операционное устройство

без задержки, а также обеспечивает

возможность паралелльного выпол-

нения – процесса выборки команд

из памяти и процесса их выполне-

нения.

2. СТРУКТУРНАЯ СХЕМА МИКРОПРОЦЕССОРНОГО УСТРОЙСТВА

На рис.15.5 показан простейший вариант структурной схемы МП устройства

(МПУ) на МП I8086. Из-за увеличенной разрядности шин, при использовании

микросхемы этого МП с ограниченным числом выводов (40 выводов), невоз-

можно выполнить раздельные шины адреса и данных, как это сделано в МП

К580. Поэтому в МП I8086 используется совмещение функций 16 выводов

(обозначенные А/D15…А/D0) в разные временные интервалы (мультиплекси-

Эффективный

адрес или смещение

Сегментный адрес

Физический адрес

1 А 7 С h

2 2 3 5 h

2 3 D C C

+ + +

Рис. 15. 4. Определение физического адреса

ВХ

или ВР

или SI

или DI

CS 0000

DS 0000

SS 0000

ES 0000

ВХ

или ВР

или DI

+ + +

Физический адрес

Рис. 15. 3. Способы формирования адреса

рование), используя их как адресные выводы, либо как выводы данных. Для

формирования 20-ти разрядного адреса, предусмотрены дополнительно 4 адрес-

ных вывода А19…А16 (старшие разряды адреса). С выводов А19…А16 и А/

D15…А/D0, адрес через буферный регистр БРА поступает на 20-ти разряд-ную

шину адреса (ША) МП системы.

Режимы работы

В МП I8086 предусмотрена возможность программированного набора

группы управляющих сигналов взависимости от его использования. Эта настрой-

ка осуществляется с помощью сигнала на выводе МN/MX который определяет

режим работы МП – минимальной или максимальной конфигурации. Каждый

режим характеризуется сложностью проектируемой МП системы. При подклю-

чении вывода МN/MX к +5В МП переключается на режим минимальной

кон-фигурации, в котором все сигналы управления (RD, WR, M/IO, ALE, DT/R,

DEN, INTA, а также 16-раз. адрес) вырабатываются самостоятельно МП (см.

рис.15. 5).

В максимальном режиме (МN/MX = 0) МП ориентирован на использование в

мультипроцессорных системах с организацией системной шины типа Мульти-

бас. В таком режиме МП не вырабатывает самостоятельно значительную часть

управляющих сигналов, а формирует эти сигналы системный контроллер шины,

подключённый к выводам МП - DT/R (S0), DEN (S1), M/IO (S2). Дешифрируя

код состояния (S0, S1, S2) системный контроллер формирует сигналы, необходи-

мые для организации цикла обмена с памятью и внешними устройствами

(описание этого режима см. Микропроцессоры / К.Г. Самофалов, с. 254).

Начальная установка МП I8086

При подаче на вход RESET сигнала высокого уровня (длительностью t ≥ 50

мкс) происходит сброс МП, при этом состояние сигналов МП приведены в табл. 15. 1.

После снятия сигнала сброса МП начинает выполнять внутренние опера-

ции, в результате чего в регистры МП будут записаны следующие значения:

CS ← FFFFh, DS ← 0000h, SS ← 0000h, ES ← 0000h, IP ← 0000h. Для выпол-

ВНЕ

CLK RD

READY WR

RESET M/IO

ALE

BHE

A19...A16

A/D15...A/D0

MN/MX DT/R

DEN

ГТИ

БРА

БРД

ПАМЯТЬ

УВВ

20-ти разрядная ША

16-ти разрядная ШД

+ 5 В

Рис. 15. 5. Вариант построения МПУ на МП I8086

нения внутренних операций МП требуется 8 тактов, за которые он перейдёт

к такту Т1 первой выполняемой команды. Так как после сигнала сброса

Таблица. 15. 1. Состояния сигналов МП при сбросе

Сигнал (вывод) Состояние или уровень сигнала

А/D15…А/D0

А19 (S6)…А16 (S3)*

M/IO (S2)

ВНЕ/ S7

DT/R (S0)

DEN (S1)

RD (LOCK)

ALE (QS0)

HLDA (RQ/GT1)

INTA (QS1)

RQ/GT0

Флаги регистра RF

Высокоимпедансное состояние

Переход через 1 в высокоимпедансное состояние

0 (1)

0 (0)

0 … 0

*(S3) – все сигналы, приведенные в скобках – сигналы при максимальном режиме.

содержимое сегментного регистра команд становится равным CS = FFFFh, а

содержимое регистра команд IP = 0000h, то МП извлекает первую команду

из ячейки памяти по адресу FFFF0h. Как правило, в этой ячейке хранится

код команды безусловного перехода JMP, которая указывает на начало

системной программы.

Обмен с памятью

В МП I8086 реализован принцип раздельного управления памятью и

устройствами ввода-вывода. Значение сигнала на выводе МП М/IO определяет

назначение выдаваемого адреса. При уровне логической 1 на этом выводе, иници-

ируется работа блоков памяти, а при уровне логического 0 – работа устройств

ввода/вывода (УВВ – периферийных устройств). Сигналы RD, WR определяют

вид обмена между МП и этими устройствами; при RD = 0 осуществляется чтение

и приём данных через шину данных (ШД) в МП, а при WR = 0 производится

запись выводимой из МП информации в блоки памяти или УВВ.

Для управления обмена с памятью (М/IO = 1) используются либо сигналы

RD, WR, ALE, ВНЕ, А0 снимаемые с выводов МП (минимальный режим), либо

сигналы снимаемые с выводов системного контроллера MWTC, MRDC, AMWC

(максимальный режим). Всё адресное пространство памяти состоит из двух

блоков. Один из блоков (верхняя часть памяти – нечётные адреса) связан со

старшим байтом ШД, другой (нижняя часть памяти – чётные адреса) с младшим

байтом. Выбор того или другого либо обоих блоков памяти осуществляется

с помощью сигнала ВНЕ (выборка блока памяти с нечётными адресами) и

значения младшего разряда адреса А0 в соответствии с табл. 15.2.

За одно обращение к памяти МП считывает два байта, если младший байт

слова расположен в памяти с чётными адресами (тогда старший байт в памяти

с нечётными адресами – верхняя память). Если младший байт слова распо-

ложен в памяти с нечётными адресами, то для извлечения слова (двух

байтов) требуется два цикла обращения к памяти.

Гибкость интерфейсных средств реали-зующих обмен с памятью, обеспечивается

командами пересылки (45 видов, 2695 кодов команд), которые реализуют как обмен

и сохранение данных 8 и 16-ти разрядных регистров МП с памятью (пересылки

типа R ↔ M), так и новый вид пересылок байт и слов память – память (М ↔

М).

Таблица 15. 2.

ВНЕ

А0

Передаваемый байт

Оба байта

Верхняя память (D15...D8),

нечётные адреса

Нижняя память (D8...D0),

чётные адреса

Запрещён обмен

Обмен с устройствами ввода-вывода

МП допускает два метода обмена с устройствами ввода-вывода (УВВ).

Первый метод – предусматривает обращение к внешним устройствам как

к ячейкам памяти. При этом в полном адресном пространстве памяти 1 Мбайт,

выделяется область ячеек памяти для обмена с УВВ. Эта область пропорци-

ональна количеству обслуживаемых внешних устройств, что может вызвать

уменьшение рабочей памяти МПУ. Поэтому этот метод используется при

небольшом количестве обслуживаемых УВВ.

Второй метод – предусматривает раздельное управление обменом с памятью

и УВВ. Для данного метода в системе команд МП предусмотрено 8 видов

команд ввода-вывода, которые могут обслуживать 64 Кбайт устройств ввода и

64 Кбайт устройств вывода. Эти команды используют 16-ти или 8-разрядный

адрес и обеспечивают связь между 16-разрядным аккумулятором (АХ) или его

восьмиразрядной половиной (AL) и УВВ. Соответственно 16 и 8-разрядные

команды ввода-вывода обеспечивают два вида адресации – прямую (в команде

8-разрядный адрес) и косвенную регистровую, с использованием регистра DX.

При данном методе адресное пространство памяти не используется, поэтому

механизм сегментации в командах ввода-вывода отсутствует.

В минимальном режиме МП самостоятельно формирует управляющие сиг-

налы RD, WR для организации обмена с внешними устройствами (УВВ), а в

максимальном режиме чтением и записью в УВВ управляет системный конт-

роллер шины с помощью сигналов IORC и IOWC. Достоинство данного метода

является значительное увеличение скорости обмена информацией, в сравнение

с первым методом, за счёт коротких и «быстрых» команд IN и OUT. Однако,

самое высокое быстродействие обмена информацией между память и внешн-

ими устройствами обеспечивается за счёт применения контроллеров прямого

доступа к памяти (DMA).

Логика действия сигналов шин МП при минимальном

режиме

В МП I8086 нет такого многообразия машинных циклов, как у МП

К580ВМ80А. Операция чтение или запись в память и внешние устройства зани-

мает один машинный цикл, состоящий из четырёх тактовых интервалов. Вре-

менная диаграмма цикла шины МП в минимальном режиме (конфигурации)

при выполнении операции чтения изображена рис. 15.6, а). В такте Т1 МП

выдаёт на выводы А19,…, А16 и А/D15,…, А/D0 адрес памяти или внешнего

устройства (на шины А19, …, А16 при обращении к внешним устройствам

выдаются сигналы низкого уровня). По заднему фронту сигнала ALE в этом

такте происходит фиксация адреса в буферном регистре БРА, на время равное

длительности машинного цикла. В такте Т2 ША и ШД переходит в высокоим-

педансное состояние. При этом на выводах А16/S3 и А17/S4 выдаётся инфор-

мационный код используемого сегментного регистра (00 – сегмент ES; 01 – CS;

10 – SS; 11 – DS). На выводе А18/S5 устанавливается значение триггера разре-

шения прерывания (IF), а на выводе А19/S6 – сигнал низкого уровня. Буферный

регистр данных (БРД) переключается на обмен по ШД в требуемом направлении

с помощью сигнала DT/R, а сигнал DEN информирует приёмопередатчики о

готовности МП принять или передать данные – устанавливаются данные на ШД

МП. В такте Т3 и Т4 осуществляется чтение данных (сигнал RD) через ШД в

МП. И в такте Т4 шина адреса и ШД переходит в высокоимпедансное состояние.

Временная диаграмма цикла шины МП в режиме минимальной конфигу-

рации при выполнении операции записи в память или внешние устройства

изображена рис. 15.6, б). Отличием от режима чтения является то, что в такте

Т2 шина адреса и шина данных не переходит в высокоимпедансное состо-

яние, так как на ней устанавливаются выводимые данные. Кроме того, в режиме

записи используется сигнал WR.

а) б)

Подсистема прерываний

АДРЕС

CLK

AD15-AD0

A16 ... A19

BHE

ALE

M/IO

DT / R

DEN

Т1 Т2 Т3

Т4

Рис. 15. 6. Диаграмма цикла шин МП в минимальном

режиме при чтении – а), при записи – б)

АДРЕС

ДАННЫЕ

СОСТОЯНИЕ

АДРЕС

CLK

AD15-AD0

A16 ... A19

BHE

ALE

M/IO

DT / R

DEN

Т1 Т2 Т3

Т4

АДРЕС

ДАННЫЕ

СОСТОЯНИЕ

В МП I8086 применена подсистема векторного прерывания, предусматри-

вающая 256 переходов (векторов) в подпрограммы обработки прерываний. В МП

имеется два входа (INTR, NMI) для запросов на прерывания от внешних

устройств, то есть аппаратно предусмотрено двухуровневое прерывание, но за

счёт применения аппаратных (контроллеров прерываний) и программных средств

можно реализовать 256 уровней прерывания. Подсистема прерываний МП может

осуществлять; внутрение прерывания, программные прерывания, внешние пре-

рывания, структурная схема подсистемы прерываний МПУ показана рис. 15. 7 а).

Внутренние прерывания происходят при делении на нуль – адрес вектора

этого прерывания 00000h (рис. 15.7 б).