Базарова И.А. Проектирование схем передачи данных

Подождите немного. Документ загружается.

хранится в RAM. Процедура обработки прерывания завершается по инструкции

IRET, по которой из стека восстанавливается содержимое сохранённых регистров.

Если во время обслуживания прерывания случайно изменить состояние

указателя или содержимого стека, то система «зависнет».

Причиной «зависания» может также являться переполнение стека. Это

возникает в случае вложенных прерываний.

Прерывания обслуживает контроллер, программно совместимый с

процессором, имеющий 8 входов запросов на прерывания (IRQх) от внешних

устройств, по которым запросы обрабатываются, и один выход запроса (INTR), по

которому запрос поступает на одноименный вход процессора.

Сигнал INTR с выхода контроллера поступает на одноимённый вход

процессора и процессор, обрабатывая это запрос, формирует шинный цикл

подтверждения прерывания INTR. В этом цикле контроллер передаёт по

шине

данных восьмиразрядный вектор прерывания. Этот вектор является номером в

таблице прерываний.

Контроллеры, совместимые с процессорами Intel, могут подключаться

каскадно (до 64 внешних устройства).

Обработка маскируемых прерываний разрешается инструкцией EI и

запрещается инструкцией DI.

Линии прерывания являются самым дефицитным ресурсом для

компьютерной системы, поэтому, желательно использовать эти линии разделяемо

между несколькими устройствами. Этот способ

для шин ISA невозможен, но этот

способ реализован для шин PCI.

Для шины PCI используются 4 линии запроса: A, B, C, D. Срабатывание

происходит по низкому уровню. Этим разделение линий управляют опции BIOS,

а также системы автоконфигурирования.

В мультипроцессорных системах система аппаратных прерываний более

сложная. Для реализации такой системы процессоры класса Pentium имеют

встроенные контроллеры прерываний (APIC), которые соединяются шиной APIC.

Рис. 4. Вложенные прерывания

X, Y, Z – номера ячеек памяти

< Х >, < Y >, < Z > – содержимое ячеек ОП

Программно-управляемый обмен

Открытая архитектура позволяет использовать различные адаптеры

расширения, подключаемые к стандартным внешним интерфейсам, или

устанавливаемых в слоты шин.

Обычно программы общаются с адаптерами через инструкции обращения к

портам ввода-вывода, через прерывания, через каналы DMA, через

непосредственное управление шиной.

Выбор метода взаимодействия определяется требованиями к пропускной

способности, времени отклика на событие, происходящее в

адаптере и

допустимой загрузкой процессора.

При программно-управляемом обмене:

1. Анализируется состояние внешнего устройства (операция чтения регистра

состояния внешнего устройства).

2. Ожидается готовность устройства к обмену.

3. Обмен данными.

При обычном программном обмене (PIO) для пересылки данных, например,

из порта в память выполняются следующие шаги:

1. Процессор генерирует цикл чтения порта,

выставляя адрес порта и

формируя сигнал чтения (IORD#). Данные из порта считываются

процессором во внутренний шинный буфер.

2. Процессор генерирует шинный цикл записей в память, выставляя адрес

ячейки памяти, и формируя сигнал записи (MEMWR#). Данные из

внутреннего шинного буфера записываются в память.

3. Эти шаги автоматически повторяются с изменением адреса памяти. Во

время PIO процессор занят, особенно, если программа сама формирует

управляющие сигналы обмена.

Режим прямого доступа к памяти

ПДП (DMA) – это метод обмена данными периферийного устройства с

памятью без участия процессора. В режиме DMA процессор инициализирует

контроллер DMA.

Основные функции контроллера DMA:

1. Определяет приоритет запроса на прерывание.

2. Прерывает рабочую программу процессора.

3. Прерывает программы обслуживания обмена информацией внешних

устройств с младшим приоритетом.

4. Вырабатывает сигнал «Разрешение обмена» и адресует

внешние

устройства.

5. Определяет режим записи или чтения.

6. Восстанавливает ход рабочей программы процессора по окончанию

обмена.

Для интерфейса периферийного устройства каждый канал DMA

представляется как сигналы:

1. Запрос обмена (DRQ х)

2. Подтверждение обмена (

DACK

)

Рис. 5. Этапы режима прямого доступа к памяти

Цикл передачи блока данных в память в режиме DMA (см. рис. 6):

1. По сигналу DRQ контроллер DMA запрашивает управление шиной и

дожидается предоставление управления от процессора.

2. Контроллер выставляет адрес ячейки памяти и формирует сигналы

IORD

(чтение порта),

DACK

MEMWR

(запись в память).

Чтобы по сигналу чтения порта не было ложного чтения порта

ввода/вывода, адрес которого совпадает с адресом памяти в цикле DMA,

контроллер высоким уровнем сигнала AEN запрещает портам дешифрацию

адреса.

3. Эти шаги циклически повторяются для каждого следующего сигнала

DRQх.

В режиме DMA процессор только инициализирует контроллер. После этого

обменом

заняты системная шина и контроллер. Если режим обмена не занимает

всю пропускную способность шины, то процессор может выполнять свои

действия.

Итак, инициаторами обмена могут выступать:

1. Программы (программа ожидает события в ПУ, периодически читая его

регистр состояния. Это "обмен по опросу готовности").

2. Периферийные устройства (используются аппаратные прерывания,

вырабатываемые устройством по событиям, требующим взаимодействия

с программой).

3. Специальный метод обмена Polling (поллинг) – это опрос готовности

устройства по периодическим прерываниям. Устройство, которое готово

к обмену – обслуживается, а которое не готово – пропускается до

следующего прерывания. При этом процессор может выполнять свои

задачи.

Рис. 6. Временная диаграмма передачи данных из порта в память в режиме DMA

Активное использование прерываний характерно только для многозадачных

операционных систем.

Для расширения функциональных возможностей компьютера используются

внешние интерфейсы для подключения периферийного оборудования и

обеспечения коммуникаций с другими компьютерами [1] [2] [3].

Выполнение курсовой работы

Задание 1. Используя стандартную схему сопряжения порта с МПС (см. рис. 1),

построить цифровой узел сопряжения, где порт ввода/вывода адресуется в

заданном диапазоне адресов (по вариантам).

Задание 2. Показать на базе разработанной схемы (отдельно на каждом рисунке),

следующие состояния, отображая все входные и выходные сигналы:

1. Чтение канала А

2. Запись на

канал В или С (по выбору)

3. Выход за границы адресного диапазона

4. Режим DMA (прямой доступ в память)

Вариант №1.

380-38F, использовать набор сигналов, характерных для шины ISA

Вариант №2.

0С0-0СF, использовать набор сигналов, характерных для шин EISA, PCI

Вариант №3.

150-15F, использовать набор сигналов, характерных для шины ISA

Вариант №4.

3А0-3АF,

использовать набор сигналов, характерных для шин EISA, PCI

Вариант №5.

0В0-0ВF, использовать набор сигналов, характерных для шины ISA

Вариант №6.

1D0-1DF, использовать набор сигналов, характерных для шин EISA, PCI

Вариант №7.

390-39F, использовать набор сигналов, характерных для шины ISA

Вариант №8.

2А0-2АF, использовать набор сигналов, характерных для шин EISA, PCI

Вариант №9.

170-17F, использовать набор сигналов, характерных

для шины ISA

Вариант №10.

2E0-2EF, использовать набор сигналов, характерных для шин EISA, PCI

Рис. 7. Пример разработки схемы сопряжения

(без отображения текущего состояния)

Задание 3.

Оформить как Приложение к курсовой работе выполненный контрольный тест.

Контрольный тест

Часть 1

Основы организации и основные характеристики компьютерных систем

1. Архитектура компьютерной системы:

1) отражает организацию аппаратных средств

2) определяет принципы организации программных средств

3) это организация аппаратных средств в виде динамической модели

4) отображает логическую взаимосвязь аппаратных средств и микропрограмм

2. Архитектура системы не отражает:

1) передачу данных внутри процессора

2) связь между программным обеспечением и системой ввода/вывода

3) передачу данных между процессором и памятью

4) представление компьютерной системы с точки зрения системного

программиста

3. Если соединить разные логические свободные входы ТТЛ, их состояние будет:

1) низкоуровневое

2) высокоуровневое

3) неопределенное

4. Если соединить разные логические свободные выходы ТТЛ, их состояние

будет:

1) низкоуровневое

2) высокоуровневое

3) неопределенное

5. Синхронные системы относятся к классификации МПС:

1) по функциональному назначению

2) по типу временной организации

3) по организации структуры МПС

4) в зависимости от порядка выполнения команд

5) по типу обрабатываемых данных

6. Системная производительность зависит от быстродействия:

1) операционной системы

2) прикладного ПО

3) процессора совместно с RAM

4) аппаратных средств совместно с ПО

5) процессора совместно с внешней памятью

7. Производительность отдельных компонентов системы определяется с

помощью:

1) тестов, оценивающих работу прикладных программ

2) статистического анализа

3) синтетических тестов на скорость

4) высокоуровневых тестов

8. В результате тестирования системы было выяснено, что компонент работает с

производительностью 2,5 Гбит/сек. Следовательно, проводился:

1) высокоуровневый тест работы графической программы

2) низкоуровневый тест работы системной памяти

3) низкоуровневый тест работы сопроцессора

4) расчет системной производительности

9. Импульсы опорной частоты синхронизируют:

1) процессор и память

2) системную шину и ВУ

3) системную шину и шины ввода/вывода

4) процессор, системную шину и шины ввода/вывода

5) процессор и системную шину

10. Реализация котроллера USB входит в функции:

1) системного контроллера

2) коммутатора данных

3) устройства PIIX

11. Параметры микросхем чипсета хранятся:

1) в оперативной памяти

2) в файловых регистрах

3) в настройках операционной системы

4) во флэш-памяти

12.

Единица измерения производительности MIPS базируется на операциях с

операндами:

1) из флэш-памяти

2) из виртуальной памяти

3) с жесткого диска

4) из основной памяти

5) из кэш-памяти

13. Шина PCI в процессорной архитектуре является мостом между:

1) микропроцессором и кэш 2 уровня

2) системной шиной процессора и основной памятью

3) системной шиной процессора и шиной E-ISA

4) шиной E-ISA и внешними устройствами

14. Одноранговый мост Peer-to-Peer Bridge используется для:

1) подключения PCI к системной шине

2) подключения PCI к внешнему интерфейсу

3) соединения PCI между собой

4) соединения PCI с AGP

15. Магистральный интерфейс AGP был разработан в результате:

1) развития 64х-разрядной архитектуры Intel

2) внедрения ядра RISC в архитектуру CISC

3) перегрузки локальной шины микропроцессора

4) увеличения требований к пропускной способности шины PCI

16. Выберите характеристику, НЕ присущую интерфейсу AGP:

1) демультиплексированная шина адреса/данных

2) конвейеризация операций обращения к памяти

3) прямой обмен с основной памятью

4) сдвоенная передача данных

5) передача данных через мост PCI

Часть 2

Распределение системных ресурсов

1. Аппаратный запрос на прерывание инициирует:

1) внешнее устройство

2) контроллер прерывания

3) операционная система

4) микропроцессор

2. Информация о сконфигурированных устройствах хранится:

1) в области виртуальной памяти

2) в пространстве дополнительной памяти

3) в оперативной памяти

4) в пространстве верхней памяти

3. Запрос на прерывание является:

1) синхронным относительно рабочего кода процессора